数字电路与逻辑设计课后答案邹红.pdf 178页

'1-1将下列二进制数转换成等值的十进制数和十六进制数。（1）（1101010.01）2；（2）（111010100.011）2；（3）（11.0101）2；（4）（0.00110101）2；k解：二进制数按位权展开求和可得等值的十进制数；利用进制为2数之间的特点可以直接将二进制数转换为等值的十六进制数。6531－2（1）（1101010.01）2＝1×2＋1×2＋1×2＋1×2＋1×2＝（106.25）10＝（6A.4）1687642－2（2）（111010100.011）2＝1×2＋1×2＋1×2＋1×2＋1×2＋1×2＋－31×2＝（468.375）10＝（1D4.6）1610－2－4（3）（11.0101）2＝1×2＋1×2＋1×2＋1×2＝（3.3125）10＝（3.5）16－3－4－6－8（4）（0.00110101）2＝1×2＋1×2＋1×2＋1×2＝（0.20703125）10＝（0.35）161-2将下列十进制数转换成等值的二进制数、八进制数和十六进制数。要求二进制数保留小数点后4位有效数字。（1）（378.25）10；（2）（194.5）10；（3）（56.7）10；（4）（27.6）10；k解法1：先将十进制数转换成二进制数，再用进制为2数之间的特点可以直接将二进制数转换为等值的八进制数和十六进制数。（1）（378.25）10＝（101111010.0100）2＝（572.2）8＝（17A.4）16（2）（194.5）10＝（11000010.1000）2＝（302.4）8＝（C2.8）16 2194余数297……0（LSB）248……1224……00.5212……0×226……01.0……123……021……10……1（MSB）（3）（56.7）10＝（111000.1011）2＝（70.54）8＝（38.B）16（4）（27.6）10＝（11011.1001）2＝（33.44）8＝（1B.9）16解法2：直接由十进制数分别求二进制、八进制和十六进制数。由于二进制数在解法1已求出，在此以（1）为例，仅求八进制数和十六进制数。八进制数：8378余数0.25847……2（LSB）×885……72.00……20……5（MSB） 十六进制数：16378余数0.251623……A（LSB）×16161……74.00……40……1（MSB）1-3将下列十六进制数转换成等值的二进制数、八进制数和十进制数。（1）（FC.4）16；（2）（DB.8）16；（3）（6A）16；（4）（FF）16；k解：利用进制为2数之间的特点将十六进制数转换为二进制数和八进制数；十六进制数按位权展开求和可得十进制数。（1）（FC.4）16＝（11111100.0100）2＝（374.2）810－1＝15×16＋12×16＋4×16＝（252.25）10（2）（DB.8）16＝（11011011.1000）2＝（333.4）810－1＝13×16＋11×16＋8×16＝（219.5）1010（3）（6A）16＝（01101010）2＝（152）8＝6×16＋10×16＝（106）1010（4）（FF）16＝（11111111）2＝（377）8＝15×16＋15×16＝（255）101-4完成下列各数的转换。（1）（001000111001）8421BCD码＝（？）10；（2）（36.7）10＝（？）8421BCD码＝（？）余3BCD码；（3）（10000101）8421BCD码＝（？）格雷BCD码；（4）（11000110）余3BCD码＝（？）10；解：（1）（001000111001）8421BCD码＝（239）10；（2）（36.7）10＝（00110110.0111）8421BCD码＝（01101001.1010）余3BCD码；（3）（10000101）8421BCD码＝（156）格雷BCD码；（4）（11000110）余3BCD码＝（93）10；1-5一个8位二进制数，能够表示的最大无符号整数是多少？8解：2－1＝255。 1-6用十六进制数表示十进制数（87）10与二进制数（10100111）2相加的和。解：（10100111）2＝（167）10；（87）10＋（167）10＝（254）10；（254）10＝（11111110）2＝（FE）161-7十进制数5和9以二进制形式存储在计算机的相邻存储单元中。查找每个数的ASCII码并将其转换为对应的格雷BCD码和余3BCD码。解：（5）10→（0110101）ASCII→（53）10→（01110010）格雷BCD→（11000101）余3BCD码（9）10→（0111001）ASCII→（57）10→（01110100）格雷BCD→（11001111）余3BCD码1-8试总结并说出：（1）已知真值表写逻辑函数式的方法；（2）已知逻辑函数式列真值表的方法；（3）已知逻辑图写逻辑函数式的方法；（4）已知逻辑函数式画逻辑图的方法；（5）已知逻辑函数式画波形的方法；解：（1）由真值表可得到逻辑函数的两种标准形式：最小项表达式和最大项表达式。其中，最小项表达式是由函数值为1的各最小项相加组成；最大项表达式是由函数值为0的各最大项相与组成。（2）将输入变量的所有取值组合以二进制递增的顺序排列，并根据逻辑函数式求出和该组合下对应的函数值，形成表格，即得真值表。（3）根据给定的逻辑图，逐级写出输出端的逻辑函数表达式，即可。（4）（5）题表1-11-9根据已知某逻辑函数的真值表如题表1-1所ABCF示，写出该逻辑函数的标准与或表达式和标准或与表0001达式。00100100解：FABCABCABCABC0111＝(ABC)(ABC)(ABC)(ABC)1001101011001111 1-10将余3BCD码（ABCD）转换成8421BCD码（WXYZ）的真值表如题表1-2所示，写出WXYZ的最简与-或表达式。题表1-2ABCDWXYZABCDWXYZ00110000100001010100000110010110010100101010011101100011101110000111010011001001解：WABACD；XBCBCDBDYCDCD；ZD1-11利用反演规则和对偶规则，直接写出下列逻辑函数的反函数表达式和对偶函数表达式。（1）FABCDBCDCEBE（2）FABDEGHACG （3）F(AD)ACBD(AC)（4）FABB(CDAD)E解：（1）F(AB)CDBCD(CE)BE*F(AB)CDBCD(CE)BE（2）F(AB)DE(GH)ACG*F(AB)DE(GH)ACG（3）FADAC(BD)AC*FADAC(BD)AC（4）FABB(CD)ADE*FABB(CD)ADE1-12用公式法证明下列等式。（1）BABBCABCABC（2）BCDBCDACDABCDABCDBCDBCDBCBDBC（3）()ABBCACABAC()()()()证明：（）左式1BABBCABCBABBABBCABCBCABCABABCABC右式（2）左式()BCDABCD()BCDBCD()ACDABCD()ABCDBCDBCD()()ADBDAABCDBCDBCD()()ABDABCDBCDBCDABCBDACDBCDBCD()BCDBCDABCBDACDBCD()BCABCBDACD（多余项）BCDBCBD()CDBCBDBC右式（）左式3(ABBCACBACAC)()()()()ABBCACABAC()ABAC()右式 1-13根据题表1-1，写出该逻辑函数的最简与非-与非表达式、最简或非-或非表达式和最简与或非式。解：FBCBC（与-或式）()BCBC()（或-与式）BCBCBCBC（与非-与非式）()BCBCBCBC()（或非-或非式）BCBC（与或非式）1-14用公式法将逻辑函数化简为最简与或表达式。（1）FABDACBCDBDAC（2）FABBCDCDABCACD（3）FABADEABGADABED()()（4）FABBCDCDABCACD（5）FABCDADBADABC()D（6）FACDACBDABAD（7）FACDBCBDABACBC（8）FACABACACCDACBCEFDEF（9）FABABCAAB()B解：（）1FABDACBCDBDAC()ABDACBCD(BDAC)ABCDBCDABCDABCDBCDBDACC()()BDACFFBDACBDACBDA()C （）2FABBCDCDABCACD()ABABC()BCDCD()CDACDABCCDBCDA()()()ABACCDBCCDACABACCDBC()ABBCACCDABBCCD（）3(FABADEABGADABED)()ADEABGADABED()()ADEABGADABDED()AABDEDEADDABG()()AABGDABGD（4）同（2）（）5(FABCDADBADABCD)ABCDADBADABCD()()()ABCDADBADACADBCBD()AADACB(CDBBCBDAD)ABADAADB()ADB（）6FACDACBDABAD()ACDACB()DABAD()ACDADACBDABDACACBDAB()ADCDACBDAB()ADBDABCDACAB()ADABACABBDCDABDCD（）7FACDBCBDABACBC()ABACBCACDBCBDBCABAC()BCBCACDBDBCAB()ACCACDBDBCABCACDBDBCAB()CBCACDBDABCBACDBDC()ABBBDACD()CACDBCADB （）8FACABACACCDACBCEFDEF()ACACBABACAC(CDCEFDEF)()()ACACABACACCDCEF()CCDABACEF()()CCEFACEFA（）9(FABABCAABB)ABBC()()()()ABAABCABAABC()AABCA101-15用卡诺图法将逻辑函数化简为最简与或表达式。（1）FABCD(,,,)(3,5,8,9,10,11)(0,1,2,15)md（2）FABCD(,,,)(2,6,10,12,14)(0,4,7,8)md（3）FABCD(,,,)(1,2,8,10,11,12)(0,3459)，，，md（4）FABCD(,,,)(2,3,4,6,13)(0,7,9,12,14)md（5）FABCABDCDABCACDACD（6）FACABCACDCD解：（1）FBACD（2）FD（3）FBCD（4）FACBDACD（5）FAD（6）FACD AB00011110CD00××1×0111×101111题1-15（2）AB00011110CD00111101111111101111题1-15（5）1-16用卡诺图法将逻辑函数化简为最简或与表达式。（1）FABCD(,,,)(0,2,5,7,8,10,13,15)M（2）FABCD(,,,)(0,1,2,7,8)(10,11,12,13,14,15)Md（3）FABCD(,,,)(124101214)，，，，，(5678913)，，，，，Md（4）FABCABCABCD，约束条件：AB0（5）Fabcd(,,,)(0,2,3,5,6,8,9)，约束条件：abac0m解：（1）F()BD()BD （2）F()BD(ABC)(BCD)（3）F()CD()BC()CD（4）F()AC(ACD)（5）F()BCD()BCD(ABDC)1-17已知函数 FACDABDBCDACD1FACDBCACD2(2,4,6,9,13,14)F3md(0,1,3,8,11,15)FBCABDABDABCD，约束条件：ABDABD04用卡诺图求：（1）YFF；（2）YFF112212（3）YFF；（4）YFF312434（5）YFF；（6）YFF534634解：（1）YDABBC1ABABAB000111100001111000011110CDCDCD000100000000000100010011011111011111＋111110111001111111100100101001101101F1F2Y1（2）YACDABDC2（3）YABACDACDBCD3 ABABAB000111100001111000011110CDCDCD000100000000000100010011011111011100111110111001110111100100101001101101F1F2Y3（4）Y14（5）YACDABCDABCD5（6）YADACDAC6  2-1二极管门电路如题图2-1（a）所示。（1）分析输出信号Y1，Y2与输入信号A，B，C之间的逻辑关系；（2）根据题图2-1（b）给出的A，B，C波形，对应画出Y1，Y2的波形（输入信号频率较低，电压幅度满足逻辑要求）。解（1）：YABC1；YABC2解（2）：Y1，Y2的波形如题解图2-1所示。ABCY1Y2题解图2-12-2反相器电路如题图2-2所示。图中VCC为12V，VBB为12V，R1＝1.5kΩ，R2＝18kΩ，RC＝1.5kΩ，设VT管的VCES≈0.1V，VBE＝0.7V，12。试问：（1）当VI为何值时，VT管饱和，VCES≈0.1V？（2）若VI＝3.0V，VO端灌入电流为多大时，VT管脱离饱和？ 解（1）：若VT管饱和，此时基极回路的等效电路如题解图2-2所示。由电路图可定量计算出基极电路Ib，若IbIbs，则电路处于饱和状态。VVVVIVVIHBESBBBEScsCCCESIIIIb12bsRRR12C其中，VVCCBB12V，VBE0.7V，R11.5k，R218k，R1.5k，V0.1V，12。代入计算可得CCESV2.75VIH综上，当输入VI2.75V时，VT管进入饱和状态。1VCC解（2）：参见教材图2-6，若满足IbIIbs()OL，则反相器仍处RC于饱和状态；但是随着负载电流IOL的进一步增大，反相器会逐渐退出饱和状态，输出低电平抬高。因此，对灌电流IOL的值必须加以限制，要求VVCCCESIIIIOLcsRCbRCVVVVIBESBBBESIIIb12RR12代入相应参数，计算可得I2mAOL综上，当VO端灌入电流到达2mA时，VT管脱离饱和状态。 2-3根据题图2-3所示TTL门电路和给定输入信号波形，画出电路输出F的波形。若把G1门和G2门换成CMOS门时，再画出电路输出F’的波形。分析：读者应了解TTL门电路和CMOS门电路的输入结构以及它们的差异，方可作出正确的解答。TTL门电路采用三极管作为开关器件，所以存在输入电流，由此在输入端引入开门电平、开门电阻、关门电平和关门电阻等概念；而CMOS门电路采用绝缘栅场效应管作为开关器件，绝缘栅场效应管输入电流近似为零，可认为无输入电流，输入端接电阻R时，没有电流流过，同时，CMOS电路的输入端不允许悬空。解（1）：G1门和G2门均为TTL门时，对于G2门，其中一个输入接电阻20kRion3.2k，接地负载上等效电平为逻辑高电平，与G1门的输出无关。因此，电路输出F的逻辑表达式为FCC1解（2）：G1门和G2门均为CMOS门时，对于G2门，其中一个输入接电阻，没有电流流过，因此，电路输出F"的逻辑表达式为FA"BCABCF和F"的工作波形如图题解图2-3所示。 2-4TTL门电路如题图2-4所示，试确定电路输出F1～F7的状态。题图2-4解（1）：50kRFion3.2k1110解（2）：50kRFion3.2k2010解（3）：F3100解（4）：2.5VVRon1.8V50k；ion3.2kF4110解（5）：100RRioff0.91k50k；ion3.2kF510110 解（6）：EN1F6高阻态解（7）：EN15；k0Rion3.2kF71102-5CMOS门电路如题图2-4所示，试确定电路输出F1～F7的状态。分析：CMOS门电路输入端对地接电阻时，由于无输入电流流过，因此无论R阻值如何，此输入端等效为逻辑低电平。解（1）：F1101解（2）：F2001解（3）：F3100解（4）：F4101解（5）：电路结构错误，CMOS门电路输入端不允许悬空。解（6）：电路结构错误，CMOS门电路输入端不允许悬空。解（7）：F71012-6TTL门电路如题图2-5所示。（1）写出电路输出Y1～Y3的逻辑表达式。（2）已知输入A，B的波形如题图2-5（d）所示，画出Y1～Y3的波形。解（1）：图（a）：10kRYion3.2k1AB10 图（b）：10kRion3.2kYA21A图（c）：100Rioff0.91kYA3B00AB解（2）：Y1～Y3的工作波形如题解图2-4所示。ABY1Y2Y3题解图2-42-7CMOS门电路如题图2-5所示。（1）写出电路输出Y1～Y3的逻辑表达式。（2）已知输入A，B的波形如题图2-5（d）所示，画出Y1～Y3的波形。解（1）：图（a）：YAB10ABAB图（b）：YAB2图（c）：YA3B00AB解（2）：Y1～Y3的工作波形如题解图2-5所示。 ABY1Y2Y3题解图2-52-8指出在题图2-6所示电路中，能实现YABCD的电路。解：图（b）和图（d）均能实现YABCD的功能。图（a）：对于TTL集成门电路，两个门（或者多个门）输出直接线与，将会造成集成电路的损坏。图（b）：YABCDABCD。图（c）：OC门输出端是开路的，使用时必须外接一个适当阻值的负载电阻和电源才能正常工作，如题图2-6（b）。（d）：与或非门直接实现YABCD。2-9TTL三态门电路如题图2-7所示，在图示输入波形的情况下，画出其输出端的波形。 分析：使用三态门可以构成传送数据总线。题图2-7中所示电路均为单向总线结构，即分时传送数据，每次只能传送其中一个信号。当n个三态门中的某一个片选信号EN为1时，其输入端的数据经与非逻辑后传送到总线上；反之，当所有EN均为0时，不传送信号，总线与各三态门呈断开状态（高阻态）。解：由电路图得F1和F2的逻辑表达式分别为FCABCAB；FXABXBCXAC12123由表达式，画出F1和F2的工作波形分别如题解图2-6和题解图2-7所示。ABCF1题解图2-6 ABCX1X2X3F2题解图2-72-10CMOS门电路的最典型的特点是什么？解：CMOS反相器为互补式结构，采用两种不同沟道类型的MOS管构成。比如，若输入采用N沟道MOS管，则负载采用P沟道MOS管；反之，若输入采用P沟道MOS管，则负载采用N沟道MOS管。一般使用前者。2-11在题图2-8所示各电路中，要实现相应表达式规定的逻辑功能，电路连接上有什么错误？请改正之。 （1）电路中所示均为TTL门电路；（2）电路中所示均为CMOS门电路。分析：判定电路能否正常工作，首先要判断电路结构是否可行，如需要再从负载能力上进一步考虑。解（1）：当电路中所示均为TTL门电路时：图（a）：可以正常工作。图（b）：不能正常工作。因为从电路结构上来看，多个TTL门输出端不能直接连接构成线与结构。若要实现YAB2，可改电路如题解图2-8（a）所示。图（c）：不能正常工作。因为与非门输入端悬空等效为接逻辑高电平，同时10kR3.2k，接地负载上等效电平为逻辑高电平，因此ionYA11B1103 若要实现YAB3，可改电路如题解图2-8（b）所示。图（d）：不能正常工作。因为100Rioff0.91k，接地负载上等效电平为逻辑低电平，因此YAB0014若要实现YAB4，可改电路如题解图2-8（c）所示。GND&≥1A1Y3BA&Y21B100Ω（a）（b）&ABY410kΩ（c）题解图2-8解（2）：当电路中所示均为CMOS门电路时：图（a）：可以正常工作。图（b）：可以正常工作。图（c）：不能正常工作。因为CMOS门电路输入端不能处于悬空状态。若要实现YAB3，可改电路如题解图2-9（a）所示。图（d）：不能正常工作。因为CMOS门电路输入端对地接电阻时，由于无输入电流流过，此输入端等效为逻辑低电平，因此YAB0014 若要实现YAB4，可改电路如题解图2-9（b）所示。2-12CMOS门电路如题图2-9（a）所示。（1）写出电路输出Y1～Y5的逻辑表达式。（2）已知输入A，B，C的波形如题图2-9（b）所示，画出Y1，Y3～Y5的波形。解（1）：由电路图，可得Y1～Y5的逻辑表达式分别为YAB1 YABABA2YCABCABCABCABACBC()()()()3YABC4YACB5解（2）：由表达式，可得Y1～Y5的工作波形如题解图2-10所示。ABCY1Y2A⊕CB⊙CY3Y4Y5题解图2-10 3-1分析题图3-1所示电路，写出电路输出Y1和Y2的逻辑函数表达式，列出真值表，说明它的逻辑功能。解：由题图3-1从输入信号出发，写出输出Y1和Y2的逻辑函数表达式为YABC=⊕⊕；YABC=⊕⋅⋅=⊕⋅+()ABABCA()B12将上式中的A、B、C取值000～111，分别求出Y1和Y2，可得出真值表如题解表3-1所示。题解表3-1ABCAB⊕()A⊕BC⋅ABY1Y20000000000100010010100100111100110010010101110011100010111100111综上，由题解表3-1可以看出，该电路实现了一位全加器的功能。其中，A和B分别是被加数及加数，C为相邻低位来的进位数；Y1为本位和数，Y2为相邻高位的进位数。3-2分析题图3-2所示电路，要求：写出输出逻辑函数表达式，列出真值表，画出卡诺图，并总结电路功能。 解：由题图3-2从输入信号出发，写出输出F的逻辑函数表达式为F=()ABCDWWW()将上式中的A、B、C、D取值0000～1111，求出F，可得真值表和卡诺图分别如题解表3-2和题解图3-1所示。题解表3-2ABCDAWBCDWF0000111000110000101000011111010001001010010110001011101010000101001001101000110110101100111110110011101001111111 综上，由题解表3-2可以看出，当输入A、B、C、D中含有偶数个“1”时，输出F=1；否则，当输入A、B、C、D中含有奇数个“1”时，输出F=0。3-3分析题图3-3所示电路，要求：写出X、Y、Z的逻辑表达式，列出真值表，并总结电路功能。题图3-3解：由题图3-3从输入信号出发，写出输出X、Y、Z的逻辑函数表达式为X=AB；YA=BA+B；Z=AB将上式中的A、B取值00～11，分别求出X、Y、Z，可得真值表如题解表3-3所示。题解表3-3ABABABXYZ000001001101001001001 1100010综上，由题解表3-3可以看出，该电路实现了一位数值比较器的功能：当AB时，输出Z=1。3-4题图3-4所示是某同学设计的代码转换电路。当控制信号K=1时，可将输入的3位二进制码转换成循环码；K=0时能把输入的3位循环码转换成二进制码。代码转换表见题表3-1。试检查电路有无错误，若有错，请改正之。题表3-1二进制码循环码BB2BB1BB0G2G1G0000000001001010011011010100110101111110101111100 解：由题图3-4从输入信号出发，写出输出Y2、Y1、Y0的逻辑函数表达式为YX2=2；YXX11=⊕2；YK011=+(XK()XXXW2)⊕0将K、X2、X1、X0取不同值，求出YYY210，填入真值表题解表3-4中。题解表3-4KX2X1X0KX1KX()12WXKXKXX11+()W2Y2Y1Y00000011001000101100000111010100010101011011011110101111111000101000111010000011010000000001001000001101010101110111010101100000110110100011111101011011111101100由题解表3-4可以看出，题图3-4所示电路在K=1时，可将输入的3位二进制码转换成循环码；但是，在K=0时并不能把输入的3位循环码转换成二进制码。综上，若要电路实现预期功能，其真值表如表题解3-5所示。题解表3-5 KX2X1X0Y2Y1Y00000000000100100110100010011011010001111010101110010011110000001001001101001110110101100110110111111101011111100由题解表3-5可以写出输出Y2、Y1、Y0的逻辑函数表达式分别如下YX=22YKXX=()XXXXXX+++XXXX1210210210210++K()XXXXXXXXXXX++X210210210210=+++KXXXX()KXXXX()21212121=⊕XX12YKXXX=+()XXX+XXX+XXX0210210210210++KXXXXXXXXXXXX()++210210210210=⊕KXXXXXX⎡⎤()+()()W+⊕KXXXXXX⎡⎤+()⊕⎣⎦210210⎣⎦210210=⊕KXXX()210⊕+⊕KXX(10)＝⎡⎤⎣⎦KX11+⊕⊕KX()X20X 根据输出Y2、Y1、Y0的逻辑函数表达式，可以画出修正后的电路图如题图解3-2所示。3-5用与非门设计下列函数，允许反变量输入。（1）FABCD(,,,)=+∑∑md(1,2,3,7,8,11)(0,9,10,12,13)（2）FABCD(,,,)=∏(0,2,4,5,9,10,13,14)M（3）FABCABACDACBC(,,)=+++解（1）将F填入卡诺图，并对“1”格圈圈合并，如题解图3-3所示，得到最简与-或式为FABCDBACD(,,,)=+两次取反FABCD(,,,)=+BACD=+BACD=⋅BACD用与非门实现的逻辑电路图如题解图3-4所示。 解（2）将F填入卡诺图，并对“1”格圈圈合并，如题解图3-5所示，得到最简与-或式为FABCDCDABDABCACD(,,,)=+++两次取反FABCD(,,,)=+++=⋅⋅⋅CDABDABCACDCDABDABCACD用与非门实现的逻辑电路图如题解图3-6所示。C&D&A&BF&BA&CD题解图3-6解（3）将F填入卡诺图，并对“1”格圈圈合并，如题解图3-7所示，得到最简与-或式为FABCDCABAD(,,,)=++ 两次取反FABCDCABADCABAD(,,,)=++=⋅⋅用与非门实现的逻辑电路图如题解图3-8所示。3-6用与非门设计能实现下列功能的组合电路。（1）三变量表决电路——输出与多数变量的状态一致；（2）四变量判奇电路——4个变量中有奇数个1时输出为1，否则输出为0；（3）运算电路——当K＝1时，实现一位全加器功能；当K＝0时，实现一位全减器功能。解（1）：据题意，3个输入A、B、C在不同取值组合下的输出F被列在题解表3-6中。题解表3-6ABCF00000010010001111000101111011111由题解表3-6可以得出输出F的逻辑函数表达式为FABC(,,)=+++ABCABCABCABC 利用题解图3-9所示卡诺图，得到输出F的最简与-或表达式，并两次取反变换成与非-与非表达式为FABC(,,)=++=⋅⋅ABBCACABBCAC根据表达式，画出逻辑图如题解图3-10所示。解（2）：据题意3个输入A、B、C、D在不同取值组合下的输出F被列在题解表3-7中。题解表3-7ABCDF00000000110010100110010010101001100011111000110010101001011111000 110111110111110利用题解图3-11所示卡诺图，得到输出F的最简与-或表达式，并两次取反变换成与非-与非表达式为F(,,,)ABCD=+++++++ABCDABCDABCDABCDABCDABCDABCDABCD=⋅⋅⋅⋅⋅⋅⋅ABCDABCDABCDABCDABCDABCDABCDABCD根据表达式，画出逻辑图如题解图3-12所示。 解（3）：据题意4个输入K、A、B、C在不同取值组合下的输出F和Y被列在题解表3-8中。题解表3-8KABCFY000000000111001011001101010010010100011000011111100000100110101010101101110010110101111001111111利用题解图3-13所示卡诺图，得到输出F和Y的最简与-或表达式，并两次取反变换成与非-与非表达式为F(,,,)KABC=+++ABCABCABCABC=⋅⋅⋅ABCABCABCABCYKABC(,,,)=++++BCKACKABKABKAC=⋅⋅⋅⋅BCKACKABKABKAC根据表达式，画出逻辑图如题解图3-14所示。 KAKA0001111000011110BCBC000110000000011001011010110110111111101001101010F题解图3-13Y 3-7用或非门设计下列函数，允许反变量输入。（1）FABCD(,,,)=+∑∑(4,5,6,7,12,13)(8,9)md （2）FABCD(,,,)=∏(1,3,4,6,9,11,12,14)M（3）FWXYZWXYZWXYZWYZ(,,,)=++++++++()()()()WXYZWXYZ+++()+++解（1）：将F填入卡诺图，并对“0”格圈圈合并，如题解图3-15所示，得到最简或-与式，并两次取反变换成或非-或非表达式为FABCDBACBAC(,,,)=(+=++)用或非门实现的逻辑电路图如题解图3-16所示。解（2）：将F填入卡诺图，并对“0”格圈圈合并，如题解图3-17所示，得到最简或-与式，并两次取反变换成或非-或非表达式为FABCD(,,,)(=BDBDBDBD++=)()+++用或非门实现的逻辑电路图如题解图3-18所示。AB00011110CD001001010110110110101001题解图3-17解（3）：将F填入卡诺图，并对“0”格圈圈合并，如题解图3-19所示，得到最简或-与式，并两次取反变换成或非-或非表达式为 FABCD(,,,)(=WZWYWZWY++)()=+++用或非门实现的逻辑电路图如题解图3-20所示。3-8已知输入信号A、B、C、D的波形如题图3-5所示，用或非门设计产生输出F波形的组合电路，允许反变量输入。题图3-5解：由题图3-5所示波形图，可直接得到A、B、C、D在各种输入组合下的输出F，填入卡诺图，并圈“0”合并，如题解图3-21所示，得到最简与-或式，两次取反变换成或非-或非表达式为F(,,,)(ABCD=ACDBCAD++)(+)(+)=ACDBCAD++++++用或非门实现的逻辑电路图如题解图3-22所示。 3-9设计一个如题图3-6所示的优先排队电路，其优先顺序为（1）当A＝1时，不论B、C、D为何值，W灯亮；（2）当A＝0、B＝1时，不论C、D为何值，X灯亮，其余灯不亮；（3）当A＝B＝0、C＝1时，不论D为何值，Y灯亮，其余灯不亮；（4）当A＝B＝C＝0、D＝1时，Z灯亮，其余灯不亮；（5）当A＝B＝C＝D＝0时，所有灯不亮。解：以“1”表示灯亮，“0”表示灯不亮，据题意可以画出4个输出W、X、Y、Z的卡诺图，并圈“1”合并，如题解图3-23所示，得到最简与-或表达式，两次取反变换成与非-与非表达式为WA=；X=AB；YA=BC；Z=ABCD 由表达式画出逻辑电路图如题解图3-24所示。3-10分析如题图3-7所示由集成8选1数据选择器CT74151构成的电路，写出电路输出F1和F2的最简逻辑函数表达式，列出真值表。 解：由题图3-7直接写出F1和F2的逻辑函数表达式分别为FA=⋅BCA010+⋅BCA+⋅BCA+⋅BC1+1ABC⋅+1ABC⋅+0ABC⋅+1ABC⋅0=+++ABCABCABCABCFABCDAB=⋅+⋅CDA+⋅BCA1+⋅BCD+2ABCD⋅+ABCD⋅+ABC⋅+1ABC⋅0=++++++ABCDABCDABCABCDABCDABCDABC由F1和F2的表达式，可以得到二者真值表分别如题解表3-9和题解表3-10所示。题解表3-9ABCF100000011010001111001101011011110题解表3-10ABCDF2 00001000100010000111010010101101100011111000010011101001011111001110111110011110把F1和F2填入卡诺图，并圈“1”合并，如题解图3-25所示，得到F1和F2的最简与-或表达式分别为F(,,)ABC=+ACAC1F(,,,)ABCDBCABDA=++++CDBCDABD23-11分析题图3-8所示由集成3线-8线译码器CT74138构成的电路，写出 输出F的逻辑函数表达式，列出F的真值表，并找出在控制信号K的作用下，该电路的功能。解：由题图3-8得到输出F的逻辑函数表达式为F(,,)KABYYYYYYYY=⋅⋅⋅=+++03560356=+++mmmm0356=+++KABKABKABKAB根据表达式，列出输出F的真值表如题解表3-11所示。题解表3-11KABF00010010010001111000101111011110由题解表3-11可以看出，当控制信号K＝0时，电路实现同或逻辑；反之，当控制信号K＝1时电路实现异或逻辑。3-12采用降维法用一片集成8选1数据选择器CT74151和必要的门电路实现下列逻辑函数。 （1）FABCD(,,,)=∑(0,2,8,10,11,13,14,15)m（2）FABCD(,,,)=∑(1,5,6,7,9,11,12,13,14)m（3）FABCD(,,,)=∏(0,2,3,4,8,10,15)M（4）FA=++++BDABDCDABDBCD解（1）：由表达式作出F的卡诺图，并以变量D为记图变量，得到降维图，如题解图3-26所示。DDD由降维图得出DDDD===，DD==0，DD==1，DD=01423576画出用8选1数据选择器CT74151实现本逻辑函数的电路如题解图3-27所示。FAA⎫Y2⎪0BAG1⎬⎪7CT74151CA0⎭ST0123456711D题解图3-27 解（2）：由表达式作出F的卡诺图，并以变量D为记图变量，得到降维图，如题解图3-28所示。D由降维图得出DDDDD====，D=0，DD==1，DD=02451367画出用8选1数据选择器CT74151实现本逻辑函数的电路如题解图3-29所示。A2⎫⎪0AG1⎬⎪7A0⎭ST解（3）：由表达式作出F的卡诺图，并以变量D为记图变量，得到降维图，如题解图3-30所示。 D由降维图得出DDDDD====，D=0，DD==1，DD=02451367画出用8选1数据选择器CT74151实现本逻辑函数的电路如题解图3-31所示。A2⎫⎪0AG1⎬⎪7A0⎭ST解（4）：：由表达式作出F的卡诺图，并以变量D为记图变量，得到降维图，如题解图3-32所示。 D由降维图得出D=0；DDDDD====，DD==1，DD=01245376画出用8选1数据选择器CT74151实现本逻辑函数的电路如题解图3-33所示。A2⎫⎪0AG1⎬⎪7A0⎭ST3-13采用降维法用一片集成双4选1数据选择器CC14539和必要的门电路设计一位全加器，当K＝1时，全加器工作；当K＝0时，全加器不工作。解：当K＝1时，全加器工作，此时可列真值表如题解表3-12所示。题解表3-12ABCiSCO0000000110 010100110110010101011100111111由真值表，作出S和CO的卡诺图，并以Ci为记图变量，得到S和CO的降维图，分别如题解图3-34和题解图3-35所示。CiCi根据卡诺图，画出用双4选1数据选择器CC14539实现本逻辑函数的电路如题解图3-36所示。 A1⎫0⎬GA40⎭STST123-14用一片集成8选1数据选择器CT74151和必要的门电路设计实现一个函数发生器电路，其功能如题表3-2所示。题表3-2控制信号输出M1M2F00A+B01AWB10AB11AB⊕解：据题意，列出在4个输入信号M1、M2、A、B作用下，输出F的真值表如题解表3-13所示。题解表3-13M1M2ABF0000000011001010011101001 0101001100011111000010010101001011111000110111110111110由题解表3-13作出F的卡诺图，并以变量B为记图变量，得到降维图，如题解图3-37所示。BB根据题解图3-37所示降维图，画出用8选1数据选择器CT74151实现本逻辑函数的电路如题解图3-38所示。 A2⎫⎪0AG1⎬⎪7A0⎭ST3-15用一片集成3线-8线译码器CT74138和必要的门电路实现下列多输出组合逻辑函数。⎧()F=ABC++ABC1⎪⎪FA=+BAB2⎨⎪F=++()ABAC()3⎪⎩F=+ABCABC4解：将多输出逻辑函数变换为最小项表达式，并进行变换，可得F=++=++ABCABC()ABCABCC()()++ACBB1=++++=⋅⋅⋅ABCABCABCABCABCABCABCABCABC⋅=⋅⋅⋅=⋅⋅⋅mmmmYYYY73211237F=+=ABABABCC()()+++ABCC2=+++=⋅⋅⋅ABCABCABCABCABCABCABCABC=⋅⋅⋅=⋅⋅⋅mmmmYYYY54322345FABACA=+()()+=++CABBC3=+=ACABACB()()+++BABCC=+++=⋅⋅⋅ABCABCABCABCABCABCABCABC=⋅⋅⋅=⋅⋅⋅mmmmYYYY64322346 F=+=⋅ABCABCABCABC4=⋅=⋅mmYY7007将输出表达式与3线-8线译码器输出表达式做逻辑函数对照，画出用一片集成3线-8线译码器CT74138实现本逻辑函数的电路如题解图3-39所示。3-16用一片集成4线-10线译码器CT7442和必要的门电路实现一位全减器（即1位带借位输入的二进制减法电路），当K＝0时，全减器工作；当K＝1时，全减器不工作。解：假设1位全减器完成A减去B，借位输入（低位向本位的借位）为Ci，借位输出（本位向高位的借位）为CO，本位相减结果为F。根据题意，当K＝0时，全减器工作，此时输入信号A、B、Ci作用下，输出F和CO的真值表如题解表3-14所示。题解表3-14ABCiFCO00000 00111010110110110010101001100011111由题解表3-14，得到输出F和CO的最小项表达式为F=+++=⋅⋅⋅=⋅⋅⋅mmmmmmmmYYYY124712471247CmmmmYYYY=+++=⋅⋅⋅O12371237可将二-十进制译码器的低3位地址线分别与A、B、Ci连接，高位地址线接控制信号K，由此得到的1位全减器电路如题解图3-40所示。3-17用一片集成3线-8线译码器CT74138和必要的门电路设计一个运算电路，当K＝1时，实现一位全加器；当K＝0时，实现一位全减器。解：根据题意，4个输入K、A、B、C在不同取值组合下的输出F和Y被列在题解表3-15中。题解表3-15 KABCFY000000000111001011001101010010010100011000011111100000100110101010101101110010110101111001111111将3线-8线译码器CT74138的3位地址线分别与A、B、C连接，由真值表，分别写出F和Y的逻辑函数表达式F=KmmmmKmmmm()++++()+++12471247=+++mmmm1247=+++=⋅⋅⋅mmmmmmmm12471247YKmmmmKmmmm=+()++++(++)12373567=+++++++KmmmmKmmmm12373567=⋅⋅⋅+⋅⋅⋅KmmmmKmmmm12373567综上，画出实现要求功能的电路如题解图3-41所示。 3-18用一片集成4线-16线译码器设计一个把余3循环码转换成8421BCD码的码组变换电路。解：将余3循环码作为输入变量（对于不存在的输入组合，当作任意项处理），8421BCD码作为输出逻辑函数，得到真值表如题解表3-16所示。题解表3-16输入：余3循环码输出：8421BCD码A3A2A1A0BB3BB2BB1BB000100000011000010111001001010011010001001100010111010110 1111011111101000101010010000××××0001××××0011××××1000××××1001××××1011××××将题解表3-16填入卡诺图，如题解图3-42所示。A3A2A3A20001111000011110A1A0A1A000××00×11×01××01×1×11××11×1×101110B3B2A3A2A3A20001111000011110A1A0A1A000××00×1×01×11×01×1×11×11×11×1×101011B1B0题解图3-42由卡诺图，可得B=+=+=⋅mmmmmm3101410141014Bmmmmmmmm=+++++++2041281391511=+++++++=⋅⋅⋅⋅⋅⋅⋅mmmmmmmmmmmmmmmm041281391511048911121315 Bmmmm=+++1571315=+++=⋅⋅⋅mmmmmmmm571315571315B=+++++++mmmmmmmm0156810111215=+++++++mmmmmmmm156810111215=⋅⋅⋅⋅⋅⋅⋅mmmmmmmm156810111215综上，画出要求实现的码组变换电路如题解图3-43所示。A010&1BA2312A243&A3845B267BIN/OCT89&10B111121314&15B0题解图3-43 4-1解：就功能而言，有RS触发器、D触发器、JK触发器、T触发器和T’触发器等五种类型；就电路结构形式而言，有钟控触发器、维持-阻塞触发器、边沿触发器、主从触发器等四种类型。其中，维持-阻塞触发器、边沿触发器、主从触发器属于无空翻的电路结构。空翻指的是在一个时钟脉冲作用下，触发器的状态发生了两次或两次以上的翻转现象。 4-2解：钟控触发器：CP高电平触发。在CP＝1期间，输入端状态改变时，触发器的输出状态也相应改变；若在CP＝1期间输入信号多次发生变化，则触发器的状态可能会发生多次翻转，也就是产生了空翻。维持-阻塞触发器：CP上升沿触发，仅在CP上跳时接收输入信号并可能改变状态，所以在一个时钟脉冲作用下，该触发器最多在CP上升沿改变一次状态，不会产生空翻。 4-2（续）边沿触发器：CP上升沿触发或者CP下降沿触发，仅在CP上跳或者下跳时接收输入信号并可能改变状态，一般集成电路中的边沿触发器多是采用下降沿触发器方式。同样，这种触发器不会产生空翻。主从触发器：在CP＝1期间主触发器接收输入信号并改变状态，而从触发器被封锁，状态保持不变；在CP下降沿从触发器接收主触发器状态，并在CP＝0期间保持不变，而主触发器被封锁，状态保持不变。这种触发器也不会产生空翻现象。 4-3解：边沿触发器在CP下跳时接收输入信号并可能改变状态。主从触发器CP下降沿从触发器接收主触发器状态，并在CP＝0期间保持不变，而主触发器被封锁，状态保持不变。 解：4-4由两个或非门组成的基本触发器可以看出：当R=S=0时，触发器状态保持不变，即Qn+1=Qn；DD当R=0、S=1时，Qn+1=1，，触发器置1；DD当R=1、S=0时，Qn+1=0，，触发器置0；DD当R=S=1时，Qn+1=Qn=0，若同时跳变为0，则出现状态不定的DD情况。将以上分析结果用表格的形式列出，得到该基本触发器的状态转移真值表如下RSQn+1DD00Qn01110011不允许 4-4(续)利用卡诺图，进行合并简化，得到该基本触发器的状态方程为:状态转移图为 4-4（续）在题设所示输入波形的作用下，画出该触发器输出端的工作波形如下：Q 4-5解（a）：右图是一个用与或非门构成的钟控RS触发器，其基本触发器由或非门构成，CP高电平触发。列出真值表：SRQn+100Qn状态方程为：01010111╳状态转移图： 4-5（续）解（b）：从图中可以看出，当CP＝0时，，触发器状态保持不变，即；此时，。当CP＝1时，，，代入基本触发器的状态方程，得该触发器的状态方程为约束条件始终满足综上，可以说上图所示触发器具有JK触发器的逻辑功能。由状态方程，得真值表和状态转移图如下页所示。 4-5（续）列出真值表状态转移图JKQn+100Qn01010111 4-6主从JK触发器的输出Q和Q的波形、边沿JK触发器的输出Q波形如下图：1主11Q1主Q1Q2 4-7解：将JK触发器转换成D触发器的电路图如下图所示从中可以得到 4-8解：由题设图写出各触发器的特征方程，有 4-8（续）根据特征方程，各触发器在下列所示CP波形作用下输出端、、和的工作波形如下图：QQ1，2Q3Q4 4-9解：由上图写出各触发器的特征方程，有： 4-9（续）根据特征方程，各触发器在下列所示CP波形作用下输出端、、和的工作波形如下图：Q1QQ32，Q4 4-10解：由右图写出各触发器的特征方程，有：根据特征方程，可以画出在下列所示CP波形作用下Q和Q的工作波形：12Q1Q2 4-11解：由上图写出各触发器的特征方程，有：（a）（b） 4-11（续）Q1Q2 4-12解：由上图写出各触发器的特征方程，有： 4-12（续）Q1Q2 4-13解：由上图写出各触发器的特征方程，有: 4-13（续）Q1Q2 4-14解：由上图写出各触发器的特征方程，有： 4-14（续）Q1Q2 4-15解：由上图写出各触发器的特征方程，有： 4-15（续）Q1Q2 4-16解：由上图写出各触发器的特征方程，有： 4-16（续）Q1Q2 4-17解：由上图写出各触发器的特征方程，有： 4-17（续）Q1Q2 4-18（1）解：钟控D触发器：A＝1时，；A=0时，。主从JK触发器：当时钟B由0正向跳变至1及B＝1期间，主触发器接收输入激励信号，状态发生变化，而从触发器被封锁，状态保持不变；当时钟B由1负向跳变至0及B＝0期间，主触发器被封锁，状态保持不变，而触发器接收在这一时刻主触发器的状态，并在B＝0期间保持不变。特征方程为： 4-18（1续）根据特征方程，可以画出在下列所示波形作用下Q1和Q2的工作波形:Q1Q主Q2 4-18（2）解：钟控D触发器：A＝1时，；A=0时，。边沿JK触发器：在稳定的B＝0及B＝1期间，触发器状态均维持不变；只有在时钟下降沿到达时刻，触发器状态才随着J、K信号的变化而发生相应的转移。特征方程为： 4-18（2续）根据特征方程，可以画出在下列所示波形作用下Q1和Q2的工作波形:Q1Q2 4-18（3）解：边沿D触发器：在稳定的A＝0及A＝1期间，触发器状态均维持不变；只有在时钟上升沿到达时刻，触发器状态才随着D信号的变化而发生相应的转移。特征方程为：主从JK触发器：当时钟B由0正向跳变至1及B＝1期间，主触发器接收输入激励信号，状态发生变化，而从触发器被封锁，状态保持不变；当时钟B由1负向跳变至0及B＝0期间，主触发器被封锁，状态保持不变，而触发器接收在这一时刻主触发器的状态，并在B＝0期间保持不变。特征方程为： 4-18（3续）根据特征方程，可以画出在下列所示波形作用下Q1和Q2的工作波形:Q1Q主Q2 4-18（4）解：边沿D触发器：在稳定的A＝0及A＝1期间，触发器状态均维持不变；只有在时钟上升沿到达时刻，触发器状态才随着D信号的变化而发生相应的转移。特征方程为：边沿JK触发器：在稳定的B＝0及B＝1期间，触发器状态均维持不变；只有在时钟下降沿到达时刻，触发器状态才随着J、K信号的变化而发生相应的转移。特征方程为： 4-18（4续）根据特征方程，可以画出在下列所示波形作用下Q1和Q2的工作波形:Q1Q2 4-19解：当开关S第一次与端连接时，=0，=1，Q端输出为高电平。i若开关S出现颤动而跳开，此时，，Q端保持“1”（高电i平）不变，从而可以消除由于开关颤动引起的信号抖动。若要使输出回到零，这时把开关S接到端，端只要接到第一个“0”，i立即使。同样，若开关S出现颤动而跳开，，触发器保持原i状态“0”而不会改变，也可以达到消除由于开关颤动引起信号抖动的目的。 4-19（续）Q 4-20解：假设按钮开关S接通后处于上图所示位置，则电源接通后由于B触i发器的，所以。此时，A触发器的状态不定。但经过一个时钟脉冲之后，对于A触发器有J=0，K=1，从而使Q=0。之后，111若断开按钮开关使J=K=1，那么A触发器变成T’触发器；又因为11J=K=1且，所以B触发器也变成T’触发器。所以对应断开开22关以后时钟的第1个下降沿，Q由“0”变为“1”；对应时钟的第2个下1降沿，Q由“1”变为“0”，至此一个单脉冲便形成，并于A触发器的Q11端输出。由于Q由“1”变为“0”使B触发器的由“1”变为“0”，在断1开按钮使时，又变为“1”，之后若再次闭合按钮，又可得第二个 4-20（续）在下图给定的CP和J的波形作用下，Q和Q的波形如图所示。112Q不定1Q2 4-21 4-21（续） 5-1时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解：组合电路仅由若干逻辑门组成，没有存储电路，因而无记忆功能，电路任何时刻的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原来的状态没有任何关系；时序电路由组合电路和存储电路共同组成，其中存储电路必不可少，因而具有记忆功能，电路任何时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的工作状态，即与以前的输入信号及输出也有关系。同步时序电路中，电路状态改变时，电路中要更新状态的触发器是同步翻转的，即同步电路中所有触发器由统一时钟脉冲信号控制；异步时序电路中，电路状态改变时，电路中要更新状态的触发器，有的先翻转，有的后翻转，是异步进行的，即异步电路中所有触发器不由统一时钟脉冲信号控制。5-2分析题图5-1所示同步计数器电路。题图5-1解：由题图5-1可见，该时序逻辑电路采用3级JK触发器，下降沿触发，为同步时序逻辑电路。驱动方程为⎧==nnJQQK，12102⎪⎪n⎨JKQ==110⎪n⎪⎩JQK==，1020其状态转移方程为 ⎧Qn+1=+=JQnKQnQQQnnn22222210⎪⎪n+1nnnnnnnn⎨QJ=+=+=⊕QKQQQQQQQ11111010110⎪nnn+1nn⎪QJ=+=QKQQQ⎩0000020nnn该电路没有输出。假设初始状态QQQ=000，代入以上状态方程，得210nnn+++111nnnnnn+++111QQQ=001；再令QQQ=001，求得QQQ=010；依此类推，按210210210此方法得到如题解图5-1所示的状态转移图。由状态图可以看出，题图5-1所示电路是一个具有自启动特性的同步模5计数器。nnnQQQ2105-3分析题图5-2所示同步计数器电路。解：由题图5-2可见，该时序逻辑电路采用3级D触发器，上升沿触发，为同步时序逻辑电路。nnnn驱动方程：DQQ=；DQ=；DQ=2101002nn+1nnn+1nn+1状态转移方程：QDQ==Q；QDQ==；QDQ==2210110002nn输出方程：YQQ=20nnn假设初态QQQ=000，依次代入得到状态转移图如题解图5-2所示。由210 状态图可以看出，题图5-2所示电路是一个具有自启动特性的同步模5计数器。nnnQQQ2105-4分析题图5-3所示异步计数器电路。题图5-3解：由题图5-3可见，该时序逻辑电路采用3级D触发器，无输出，为异步时序电路。nnnn时钟方程：CP=↑Q=↓Q；CP=Q↑=Q↓；CP=CP↑2111000nnn驱动方程：DQ=；DQ=；DQ=221100状态转移方程：⎧QDnn+1=⋅=⋅↓[]CPQQn22221⎪⎪nn+1n⎨QD11=⋅=⋅↓[]CP1Q1Q0⎪nn+1⎪⎩QD00=⋅=⋅↑[]CP0Q0CPnnn假设初态QQQ=000，依次代入状态方程得到如题解表5-1所示的状态210转移表，也可画出如题解图5-3所示的状态转移图。由状态转移图和状态转移图可以看出，题图5-3所示电路有8个有效状态000～111构成循环，所以这是一个具备自启动特性的异步模8计数器。 题解表5-1nnnn+1n+1n+1序号Q2Q1Q0CP2CP1CP0Q2Q1Q00000——↑0011001—↓↑0102010——↑011有3011↓↓↑100效4100——↑101状5101—↓↑110态6110——↑1117111↓↓↑000nnnQQQ2105-5试用两片集成4位双向移位寄存器CT74194组成一个8位的环形计数器，画出电路连接图。解：用两片集成4位双向移位寄存器CT74194组成一个8位环形计数器的电路如题解图5-4所示，其状态转移表如题解表5-2所示。Q0Q1Q2Q3Q4Q5Q6Q7Q0Q1Q2Q3Q0Q1Q2Q31CRS11CRS1CT74194ⅠCT74194ⅡCPCPS01CPS01SRD0D1D2D3SLSRD0D1D2D3SL01111111题解图5-4 题解表5-2Q0Q1Q2Q3Q4Q5Q6Q701111111101111111101111111101111111101111111101111111101111111105-6分析题图5-4所示各计数器电路，列出状态转移表，说明该计数器的模值。（a）（b）（c）题图5-4解：nn题图5-4（a）：此电路利用LD来控制计数模值，其中LD=QQ。结合31CT74163的功能表列出该电路的状态转移表如题解表5-3所示，从中可以看出，该电路实现的是模11计数器。 题解表5-3序号Q3Q2Q1Q0LD000001100011200101300111有401001效501011状601101态7011118100019100111010100nn题图5-4（b）：此电路利用CR来控制计数模值，CR=QQ，其状态转移表31如题解表5-4所示，从中可以看出，该电路实现的是模11计数器。题解表5-4序号Q3Q2Q1Q0CR000001100011200101300111有401001效501011状601101态7011118100019100111010100 nn题图5-4（c）：此电路利用CR来控制计数模值，CR=QQ，其状态转移表31如题解表5-5所示。由于CT74161采用的是异步清除方式，状态1010为暂态，因此，该电路实现的是模10计数器。注意和题图5-4（b）区分。题解表5-5序号Q3Q2Q1Q0CR000001100011200101300111有401001效501011状601101态7011118100019100111010100暂态5-7分析题图5-5所示用两片集成同步4位二进制计数器CT74161构成的计数器电路，说明该计数器的分频比。解：从题图5-5可以看出，片Ⅰ的有效状态为0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111，是模12计数器；片Ⅱ的有效状态为1000→1001→1010→1011→1100→1101→1110→1111，是模8计数 器。两级计数器之间采用异步连接（片Ⅰ的CO作为片Ⅱ的CP输入），所以该电路的计数模值（分频比）为：12×8＝96。5-8分析题图5-6所示用集成二-五-十进制异步计数器CT7490构成的电路，列出状态转移表，画出状态图和时序图，说明其计数模值。题图5-6解：题图5-6（a）：CP接CP，Q接CP，电路按照8421BCD码进行十进制异102步加法计数，状态转移表如题解表5-6所示，状态转移图和时序图分别如题解图5-5和题解图5-6所示。从中可以看出，该电路实现的是异步模5计数。题解表5-6序号Q3Q2Q1Q000000有10001效20010状30011态4010050101暂态nnnnQQQQ321000000001001001000011题解图5-5 CPQ0Q1Q2Q3题解图5-6题图5-6（b）：CP接CP，Q接CP，电路按照5421BCD码进行十进制异231步加法计数，状态转移表如题解表5-7所示，状态转移图和时序图分别如题解图5-7和题解图5-8所示。从中可以看出，该电路实现的是异步模9计数。题解表5-7序号Q0Q3Q2Q1000001000120010有30011效40100状51000态61001710108101191100暂态 nnnnQQQQ0321000000010010001101001011101010011000题解图5-7CPQ1Q2Q3Q0题解图5-8题图5-6（c）：CP接CP，Q接CP，电路按照8421BCD码进行十进制异102步加法计数，状态转移表如题解表5-8所示，状态转移图和时序图分别如题解图5-9和题解图5-10所示。从中可以看出，该电路实现的是异步模7计数。题解表5-8序号Q3Q2Q1Q00100110000有20001效30010状40011态501006010170110暂态 nnnnQQQQ32101001000000010010010101000011题解图5-95-9分析题图5-7所示用两片集成同步十进制加法计数器CT74160计数器电路，说明其计数模值。如果计数器输入时钟脉冲CP的频率是120kHZ，问电路中P点的输出脉冲P和整个计数器输出脉冲Z的频率各为多少？nn解：从题图5-7可以看出，片Ⅰ利用CR来控制计数模值，其中CR=QQ，21有效状态为0000、0001、0010、0011、0100、0101，暂态为0110，实现异步模 6计数，每循环一个周期，CR就会出现一个下降沿；片Ⅱ和片Ⅰ之间采用异步连接，当片ⅠCR出现下降沿时，就会为片Ⅱ产生一个触发脉冲，片Ⅱ计数加1。所以，该电路的计数模值为6×10＝60。其中，输出脉冲P的频率为1206÷=20kHZ，输出脉冲Z的频率为12060÷=2kHZ。5-10分析题图5-8所示用集成同步4位二进制计数器CT74161构成的计数器电路，列出状态转移表，说明计数模值，并分别画出题图5-8（a）、题图5-8（b）中Z1和Z2的波形。解：n图（a）：此电路利用LD来控制计数模值，其中LDQ=，其状态转移表如1题解表5-9所示。从中可以看出，该电路实现的是模6计数。其中，Z1和Z2的波形如题解图5-11所示。题解表5-9序号Q3Q2Q1Q0LD001101101111有210000效311101状411111态500000 CPQ0Q1Q2Q3(Z1)Z2题解图5-11n图（b）：此电路利用LD来控制计数模值，其中LDQ=，其状态转移表如1题解表5-10所示。从中可以看出，该电路实现的是模12计数。其中，Z1和Z2的波形如题解图5-12所示。题解表5-10序号Q3Q2Q1Q0LD000101有100111效201000状301101态4011115100006101017101118110009111011011111 11000005-11分析题图5-9所示由集成4位二进制计数器CT74161和集成2线-4线译码器构成的电路；设时钟脉冲CP的频率f=90kHZ，说明当译码器的地址CP输入AB分别为00、01、10、11时，CT7461的输出CO的频率f各是多少？解：此电路利用LD来控制计数模值，其中LD=CO。当计数满值时，CO出现一次正脉冲，此时LD=0，计数器进行同步置数，置入数据由2线-4线译码器的输出决定。 当AB=00时，DDDD==YYYY1110，计数器的有效状态为1110→1111，32103210实现模2计数。因此，f=÷=90245kHZ。CO当AB=01时，DDDD==YYYY1101，计数器的有效状态为321032101101→1110→1111，实现模3计数。因此，f=90330kHZ÷=。CO当AB=10时，DDDD==YYYY1011，计数器的有效状态为321032101011→1100→1101→1110→1111，实现模5计数。因此，f=90518kHZ÷=。CO当AB=11时，DDDD==YYYY0111，计数器的有效状态为321032100111→1000→1001→1010→1011→1100→1101→1110→1111，实现模9计数。因此，f=÷=90910kHZ。CO5-12用集成同步十进制加法计数器CT74160，设计一个七进制计数器，列出状态转移表，并画出逻辑图。解：可以利用LD来控制计数模值，其中LD=CO，并入数据为DDDD=−=(107)(0011)。因此，有效循环为CT74160的后7个状态，如3210102题解表5-11所示，画出实现逻辑电路如题解图5-13所示。题解表5-11序号Q3Q2Q1Q0LD000111101001有201011效301101状401111态510001610010 5-13用一片集成4位二进制计数器CT74161和必要的门电路设计一个可变模值计数器，当A＝0时，实现模8；当A＝1时，实现模6。简要说明设计思路，画出逻辑图。分析：究竟是利用LD还是CR来控制计数模值，以方便为前提。若利用CR，则必须综合8（1000）、6（0110）和控制信号A三者共同产生清除信号CR，需附加一个较复杂的组合电路；若利用LD，除了A之外还有并入数据输入端DDDD可以利用，问题就会简单得多。所以在采用CT74161/160实现双模（甚3210至多模）计数器时，一般使用LD信号控制计数模值。解：使用LD，将CO取反后与LD相连。当A＝0时，进行模8计数，并入数据应为DDDD=−=(168)(1000)；当A＝1时，进行模6计数，并入数据3210102应为DDDD=−=(166)(1010)。将1000和1010作比较，发现DD==0，321010220D=1，DA=，这样就可完成可变模值计数。31实现可变模值计数的逻辑电路如题解图5-14所示。从中可以看出，当A＝0时，有效循环为1000→1001→1010→1011→1100→1101→1110→1111，实现模8计数；当A＝1时，有效循环为1010→1011→1100→1101→1110→1111，实现模6计数。 ACTTD3D2D1D0CO11CTPCT74161CRLDCPCPQ3Q2Q1Q0题解图5-145-14用两片CT74160芯片设计M＝36计数器，画出电路图，列出每片状态转移表，并简单说明设计思路。分析：由于CT74160为模10计数器，要实现模36计数，必须用两片方可。在具体实现上，可用LD或CR来控制计数模值，两级之间可用CP同步（即两片共用一个CP）或异步（由低位片的状态为高位片形成时钟脉冲），所以有多种方案可供选择。除了以下给出的两种设计方案，读者可自行画出其他组成方式。解1：用LD来控制计数模值，两级计数模值分别为4和9，级间异步，实现电路如题解图5-15所示，两片各自状态转移表具体参见题解表5-12。题解表5-12片Ⅰ片Ⅱ序号Q3Q2Q1Q0序号Q3Q2Q1Q00011000001101111001021000200113100130100 4010150110601117100081001解2：采用8421BCD码，级间同步，计数范围为00000000（十进制00）～00110101（十进制35），利用00110110（十进制36）产生CR，实现电路如题解图5-16所示，两片各自状态转移表具体参见题解表5-13。题解表5-13片Ⅰ片Ⅱ序号Q3Q2Q1Q0序号Q3Q2Q1Q000000000001000110001200102001030011300114010050101601107011181000 910015-15用两片CT74163芯片设计M＝53计数器，画出电路图，列出每片状态转移表，并简单说明设计思路。解：CT74163为4位二进制同步计数器（同步清除），完成模16计数。设计时，采用两片级间同步的方式，计数范围为00000000（十进制0）～00110100（十进制52），利用00110100（十进制52）产生同步清除信号CR，实现电路如题解图5-17，两片各自状态转移表具体参见题解表5-14。题解表5-14片Ⅰ片Ⅱ序号Q3Q2Q1Q0序号Q3Q2Q1Q00000000000100011000120010200103001130011401005010160110701118100091001 1010101110111211001311011411101511115-16试用两片CT74161设计一个分频电路，电路采用M＝9×12的形式，芯片Ⅱ的输出端和时钟CP的分频比为1/108。请分别列出各片的状态转移真值表并画出逻辑电路图。解：用LD来控制计数模值，两级计数模值分别为9和12，级间同步，实现该分频电路的逻辑电路图如题解图5-18所示，两片各自的状态转移表如题解图5-15所示。题解表5-15片Ⅰ片Ⅱ序号Q3Q2Q1Q0序号Q3Q2Q1Q0001000011110101110002011021001301113101041000410115100151100 610106110171011711108110081111911011011101111115-17试用两片集成中规模异步十进制计数器CT7490和必要的门电路设计一个模24进制计数器。分析：CT7490本身为异步十进制计数器，可以用一片CT7490构成模值小于10的计数器，对于每一片计数器可有以下4种组成方式：①利用R01、R02控制计数模值，状态顺序按8421BCD码计数；②利用R01、R02控制计数模值，状态顺序按5421BCD码计数；③利用S01、S02控制计数模值，状态顺序按8421BCD码计数；④利用S01、S02控制计数模值，状态顺序按5421BCD码计数；要构成模24进制计数器，其中一片CT7490作为个位，另外一片作为十位。个位CT7490应该每来一个CP进1，当个位已经计满（十进制9）且再来一个CP时十位才进1，这样才符合十进制计数规律。除以下给出的两种设计方案之外，读者可自行画出其他组成方式。解1：个位和十位均采用8421BCD码计数，其状态Q3Q2Q1Q0变化顺序为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001。由此可以看出当个位只有在由9（1001）变为0（0000）时，Q3才产生一下降沿，故用Q3作为十位CT7490的时钟信号。模24的计数范围为（0）10＝(00000000)8421BCD～（23）10＝(00100011)8421BCD，可以用（24）10＝(00100100)8421BCD来驱动清零信号R01和R02。综上分析，实现模24的电路如题解图5-19所示。 CPCPCP00RRCPCT749001CPCT74900111S（Ⅰ）R02S（Ⅱ）R029191S92Q3Q2Q1Q0S92Q3Q2Q1Q0＆解2：个位和十位均采用8421BCD码计数，其中个位采用模8计数，有效状态为0000→0001→0010→0011→0100→0101→0110→0111，利用1000产生清零信号；十位模值为3，有效状态为0000→0001→0010，利用0011产生清零信号。由上可以看出，当个位只有在由7（0111）变为0（0000）时，Q2才产生一下降沿，故用Q2作为十位CT7490的时钟信号。综上分析，实现模24的电路如题解图5-20所示。CPCPCP00RRCPCT749001CPCT74900111S（Ⅰ）R02S（Ⅱ）R029191S92Q3Q2Q1Q0S92Q3Q2Q1Q0＆5-18所用隐含表将题表5-1和题表5-2所示的原始状态表化简，并列出简化状态表。题表5-1N(t)Z(t)S(t)X＝0X＝1X＝0X＝1ACB01 BFA01CDG00DDE10ECE01FDG00GCD10题表5-2N(t)Z(t)S(t)X＝0X＝1X＝0X＝1AED00BDF00CFE01DAC00EDC01FBE00解：对于题表5-1，其隐含表化简过程如题解图5-21所示，从中可以寻找到全部的等价状态对，它们是A≈B；A≈E，B≈E，C≈F。因此，全部的最大等价类分别为（ABE）、（CF）、（D）、（G）。 令状态（ABE）合并为状态a，（CF）合并为状态c，状态D和G分别改写为d和g，那么可将原始状态表题表5-1简化成最简状态表，如题解表5-16所示。题解表5-16N(t)Z(t)S(t)X＝0X＝1X＝0X＝1aca01cdg00dda10gcd10对于题表5-2，其隐含表化简过程如题解图5-22所示，从中可以寻找到全部的等价状态对，它们是A≈B；C≈E，D≈F。因此，全部的最大等价类分别为（AB）、（CE）、（DF）。令状态（AB）合并为状态a，（CE）合并为状态c，（DF）合并为状态d，那么可将原始状态表题表5-2简化成最简状态表，如题解表5-17所示。题表5-17N(t)Z(t)S(t)X＝0X＝1X＝0X＝1acd00cdc01 dac005-19有一时序逻辑的原始状态图如题图5-10所示，试画出原始状态表，用隐含表进行化简，列出简化状态表并用JK触发器设计。题图5-10解：由题图5-10列出原始状态表如题解表5-18，利用题解图5-23所示隐含表对其进行化简，得到全部的最大等价类分别为（A）、（B）、（C）、（DE）。令状态（DE）合并为状态d，（A）、（B）、（C）分别改写为a、b、c，得到简化状态表如题解表5-19所示。题解表5-18N(t)Z(t)S(t)X＝0X＝1X＝0X＝1AAB00BAC00CAD00DAE01EAE01BBCB×CBDCDC××D×××D×××E×××√E×××√ABCDABCD(a)(b)题解图5-23题解表5-19 N(t)Z(t)S(t)X＝0X＝1X＝0X＝1aab00bac00cad00dad01简化状态表题解表5-19中共有4个状态，因此n＝2，选择两位循环码00、01、11、10分别表示状态a、b、c、d，由题解表5-19可得状态转移表如题解表5-20所示。题解表5-20N(t)Z(t)S(t)X＝0X＝1X＝0X＝1nnn+1n+1n+1n+1QQQQQQ21212100000100010011001100100010001001n+1n+1由题解表5-19可以画出Q、Q和输出Z的卡诺图如题解图5-24所示，21nnnnnnQQQQQQ212121n+1n+1Q2Q1Znnn+1根据JK触发器的特征方程QJ=+QKQ，对题解图5-24所示卡诺图采用“部分范围内圈最简”的方法，可以写出各级触发器的激励方程和输出方程nn+1nnnQX=+QQXQJX⇒=QKX；=2122212nn+1nnnnnQ=+⇒XQQXQQJ=XQ；K=XQ121211212 nnZ=XQQ21由各级触发器的激励方程和输出方程，画出逻辑电路图如题解图5-25所示。5-20有一时序逻辑的原始状态图如题图5-11所示，请将这一原始状态图转换成原始状态表，用隐含表进行化简，并列出简化状态表。题图5-11解：由题图5-11列出原始状态表如题解表5-21，利用题解图5-26所示隐含表对其进行化简，得到全部的最大等价类分别为（S1S2S3）、（S4S5）、（S6）。令状态（S1S2S3）合并为状态a，（S4S5）合并为状态b，状态S6改写为c，得到简化状态表如题解表5-22所示。题解表5-21N(t)Z(t)S(t)X＝0X＝1X＝0X＝1S1S3S401S2S2S401S3S2S501S4S1S610S5S2S610 S6S1S611题解表5-22N(t)Z(t)S(t)X＝0X＝1X＝0X＝1aab01bac10cac115-21选择触发器设计一个同步时序电路，用它来检测二进制序列，当电路连续收到4个1时，电路输出1。解：根据检测要求，当输入的二进制序列连续输入4个1时，输出1，其余情况下均输出0。所以该电路必须“记忆”3位连续输入序列，一共有8种情况，即000、001、010、011、100、101、110、111。只有当3位连续输入为111，第4位也输入1时，输出才为1。将需“记忆”的这8种情况分别用状态A、B、C、D、E、F、G、H来表示，每次输入信号二进制序列X只有两种可能：0或1。由以上分析，可作出原始状态图，如题解图5-27所示。列出表格，即为原始状态表，如题解表2-23所示。 题解图5-27题解表5-23N(t)Z(t)S(t)X＝0X＝1X＝0X＝1AAB00BCD00CEF00DGH00EAB00FCD00GEF00HGH01利用题解图5-28所示隐含表对题解表5-23所示原始状态表进行简化，得到所有等价状态对，它们是（AC）、（AE）、（AG）、（BF）、（CE）、（CG）、（EG）。 ACACBBBDBDAECEAECECCBFDFBFDFAGCGEGDD×××BHDHFHCAEAGACAEAE√DBFBHBE√DBFB×ACECGCACACECACFBD√FDHDBDFBD√FD×BDAECEGEAECEAECEAECEG√G√×BFDFHFBFDFBFDFBFDFH×××××××H×××××××AAGABCDEFGAAGBCDEFG(a)(b)B×B×AECBF×C√×D×××D×××EAE√×FB×E√×√×F××√××F××√××AEAEGBF×√×BF×G√√×√××H×××××××H×××××××AAGABCDEFGAAGBCDEFG(c)(d)题解图5-28利用作图法求最大等价类，如题解图5-29所示，得到所有最大等价类，它们是（ACEG）、（BF）、（D）和（H）。令（ACEG）合并为状态a，（BF）合并为状态b，（D）改写为d，（H）改写 为h，得到最简状态表，如题解表5-24所示。题解表5-24N(t)Z(t)S(t)X＝0X＝1X＝0X＝1aab00bad00dah00hah01选择两位循环码00、01、11、10分别表示a、b、d、h，得到状态转移表如题解表5-25所示。题解表5-25N(t)Z(t)S(t)X＝0X＝1X＝0X＝1nnn+1n+1n+1n+1QQQQQQ21212100000100010011001100100010001001nnn+1在此选用JK触发器来设计，根据JK触发器的特征方程QJ=+QKQ，对题解图5-30所示卡诺图采用“部分范围内圈最简”的方法，可以写出各级触发器的激励方程和输出方程nn+1nnnQX=+QQXQJX⇒=QKX；=2122212nn+1nnnnnQ=+⇒XQQXQQJ=XQ；K=XQ121211212nnZ=XQQ21 nnnnnnQQQQQQ212121n+1n+1Q2Q1Z由各级触发器的激励方程和输出方程，画出逻辑电路图如题解图5-31所示。题解图5-305-22用JK触发器，设计一个按自然态序进行计数的六进制同步加法计数器。解：模6计数器要求有6个记忆状态，且逢六进一。由此可以作出如题解图5-31所示的原始状态转意图。由于模6计数器必须要有6个记忆状态，所以不需要再简化。题解图5-31由于状态数为6，因此取状态代码位数n＝3。假设S0＝000，S1＝001，S2＝011，S3＝111，S4＝110，S5＝100，则可列出状态转移表，如题解表5-26所示。题解表5-26 S(t)N(t)Z(t)nnnn+1n+1n+1QQQQQQ321321000001000101100111110111110011010001000001由题解表5-26可以作出次态卡诺图和输出函数的卡诺图，如题解图5-32所示。由于在状态转移表中010和101两个状态未出现（偏离状态），所以题解图5-32中以“×”来表示，作任意项处理。nnnnQQQQ3232nnQQ11n+1n+1QQ32nnnnQQQQ3232nnQQ11n+1Q1Z由题解图5-32，可以求出nn+1nnnnnQQ=+⇒QQQJQKQ=；=323233232nn+1nnnnnQQ=+⇒QQQJQKQ=；=212122121nn+1nnnnnQQ=+⇒QQQJQKQ=；=131311313nnZ=QQ32确定状态转移方程后，把两个偏离状态010和101代入，以检查电路是否具有自启动特性，如题解图5-33所示。从中可以看出，计数器出现了堵塞现象， 不具备自启动特性。为了消除计数器的堵塞，需要修改设计，从而打断偏离状态的循环。在此，打断101→010的转移，令101转移到有效状态011，重新填写卡诺图，如题解图5-34所示。nnnnQQQQ3232nnQQ11n+1n+1QQ32nnnnQQQQ3232nnQQ11n+1Q1Z由题解图5-34，可以求出nn+1nnnnnQQ=+⇒QQQJQKQ=；=323233232nn+1nnnnnQQ=+⇒QQQJQKQ=；=212122121nn+1nnnnnnnQQ=++⇒QQQ()QJQKQ=；=Q13132113132nnZ=QQ32 根据各级触发器的激励方程和输出方程，可画出具有自启动特性的模6同步计数器的逻辑电路，如题解图5-35所示。QQQ123QQQ1235-23用D触发器，设计一个按照移存规律进行计数的七进制同步加法计数器。解：模7计数器要求有7个记忆状态，且逢七进一。由此可以作出如题解图5-36所示的原始状态转移图。由于模7计数器必须要有7个记忆状态，所以不需要再简化。/1S6/0题解图5-36根据题目要求，按照移存规律计数，令S0＝001，S1＝011，S2＝111，S3＝110，S4＝101，S5＝010，S6＝100，列出状态转移表，如题解表5-27所示。题解表5-27S(t)N(t)Z(t)nnnn+1n+1n+1QQQQQQ3213210010110 011111011111001101010101010001010001000011根据题目要求按照移存规律计数，结合题解表5-27，可以得到nn+1nn+1QQ=；QQ=3221n+1由题解表5-27，作出Q和输出Z的卡诺图，如题解图5-37所示。采用1D触发器来实现电路，对题解图5-37化简，可以求出nn+1nnnQQ=+QQQ13131nnnZ=QQQ321nnnnQQQQ3232Qn00011110Qn00011110110×0110×0011110010000n+1Q1Z题解图5-37确定状态转移方程后，将偏离状态000代入，得到其次态依然为000，所以电路不具备自启动特性，需要重新修改设计。在此，打断偏离状态的循环，令n+1000转移到有效状态001，那么只需要重新修改Q的设计，如题解图5-38所1示，得到nn+1nnnnnQQQQQQQ=++1313132nnQQ32nQ1n+1Q1 综上，根据各级触发器的状态方程和电路的输出方程，采用D触发器实现按照移存规律进行计数的七进制同步加法计数器的具体电路如题解图5-39所示。&≥1&&QQQ1231D（1）1D（2）1D（3）QQQ123CPC1C1C1&Z题解图5-395-24选用D触发器和与非门按题表5-3所示的状态转移表设计一个五进制计数器，要求在时钟信号CP为对称方波时，输出也是方波。题表5-3Q3Q2Q1000001011110100解：从题表5-3可以看出，该计数器状态之间的转移满足移存规律，即nn+1nn+1QQ=；QQ=3221n+1作出Q和输出Z的卡诺图，如题解图5-40所示。从中可以看出，当CP1 为对称方波时，输出也是方波，满足题目要求。对其进行化简，可以得到nn+1nQQ=Q132nnnnnnnnnZ=+QQCPQQ⋅=+=+QQ()CPQQCPQ⋅323232323nCPQ⋅3nn00011110QQ21nn001001QQ32Qn00011110011××1101×00110××1110××10×00×n+1Q1Z题解图5-40确定状态转移方程后，把偏离状态010、101、111依次代入，可以得到状态转移图如题解图5-41所示。从中可以看出，电路具有自启动特性。nnnQQQ321综上，若采用D触发器和与非门实现该电路，那么三级触发器的驱动方程和电路的输出方程分别为n⎧DQ=32⎪⎪nnnnnnn⎨DQ=；Z==QQCPQ+⋅=QQCPQ⋅⋅21323323⎪nn⎪⎩DQQ=132画出逻辑电路如题解图5-42所示。 QQ12QQQ1235-25设计一个同步模6可控减法计数器，当X＝0时，停止计数，并保持原状态；当X＝1时，按减法计数。解：模6计数器要求有6个记忆状态，且逢六进一。由此可以分别做出如题解图5-43和题解图5-44所示的原始状态转移图和卡诺图。由于模6计数器必须要有6个记忆状态，所以不需要再简化。0/00/00/01/01/0101100011nnnQQQ3211/11/0X/Z0000010101/01/00/00/00/0题解图5-43 nnXQXQ33nn00011110nn00011110QQQQ2121000101000010010110010000110××0111××1100××0101××0n+1n+1QQ32nnXQXQ33nn00011110nn00011110QQQQ2121000011000001011100010000111××0110××0100××1100××0n+1Q1Z题解图5-44由题解图5-44得到触发器的状态转移方程和电路的输出方程分别为⎧Qnn+1=++XQQQnnXQQQnnn3331321⎪⎪n+1nnnnnnnnn⎨QX=++QQQXQQQ；Z=XQQQ2221321321⎪nn+1n⎪QX=+QXQ⎩111确定状态转移方程后，将偏离状态111和110分别代入，在X＝0和X＝1的情况下，其次态分别为111和110、110和001，所以电路不具备自启动特性，需要重新修改设计。在此，打断偏离状态的循环，在X＝0的情况下令111和110的次态分别为110和100，得到如题解图5-45所示的卡诺图，由此⎧Qnn+1=++XQQQnnXQQQnnn3331321⎪⎪n+1nnnnnnnnnn⎨Q=++XQQQQXQQQ；Z=XQQQ23221321321⎪n+1nnnnn⎪QX=++QQXQQXQ⎩121311 nnXQXQ33nn00011110nn00011110QQQQ21210001010000100101100100001101×01111×11001×01010×0n+1n+1QQ32nnXQXQ33nn00011110nn00011110QQQQ21210000110000010111000100001110×0110××01000×1100××0n+1Q1Z题解图5-45综上，根据各级触发器的状态方程和电路的输出方程，可以选用D触发器和附加逻辑门实现该电路，具体连接如题解图5-46所示。 XQQQ123QQQ123Z5-26用JK触发器设计一个可控同步时序电路，XX是控制信号输入，初12态QQ=00，要求：21（1）当XX=00时，返回初态；12（2）当XX=01时，实现模4二进制加法计数；12（3）当XX=10时，实现模4二进制减法计数；12（4）当XX=11时，实现模4格雷码计数。12解：由题目设计要求选择JK触发器，根据“部分范围内圈最简”的原则，得到卡诺图如题解图5-47所示。 X12XX12XX12XnnnnnnQQ21QQ21QQ21n+1n+1Q2Q1Z由题解图5-47，可求出各级触发器的状态方程和电路的输出方程分别如下nn+1nnnnnnnQXXQQXQ=+QX+QQX+XQQ212212211211221nnnnnn=++()XXQXQQ()XQXXQQ+121212111212nn+1nnnnnQ=+++XQQXXQXXQXXQQ12211211211221nnnn=++()XQXXXXQXXQQ+22121211221nnnnnnZ=++XXQQXXQQXXQQ122112211221由以上各级触发器的状态方程，写出各级触发器的驱动方程分别如下nnnnnnJ=+XXQXQ=⋅XXQXQ;K=XQXXQ⋅21212112121211121nnnJXQX=++=⋅XXXXQXXKX⊕;=XQ122121222121122综上，根据各级触发器的驱动方程和电路的输出方程画出由JK触发器和与非门实现该功能的逻辑电路如题解图5-49所示。5-27用JK触发器，设计一个按自然态序进行计数的七进制异步加法计数器。解：模7计数器需要3级触发器，根据题目设计要求，列出原始状态转移表如题解表5-28所示。题解表5-28nnnn+1n+1n+1序号Q3Q2Q1Q3Q2Q1Z0000001010010100 2010011030111000410010105101110061100001111000首先确定各级触发器的时钟信号。触发器1采用外部CP作为时钟；触发器2的时钟可在CP和Q之间选择，在状态000～110之间，Q变化时Q均有下降121沿产生，但在110→000时，Q无下降沿产生，因此触发器2只能选择外部CP1作为其时钟；触发器3的时钟可在CP、Q和Q之间选择，在Q需要变化时，Q1232均有下降沿产生，因此触发器3选择Q作为其时钟。综上，CP=↓CP；21CP=↓CP；CP=Q↓。232根据各级触发器时钟信号的选择，作出简化状态转移表如题解表5-29所示。题解表5-29nnnn+1n+1n+1序号Q3Q2Q1Q3Q2Q1Z0000×0101001×1002010×110301110004100×0105101×10061100001111000由简化状态转移表题解表5-29，填写卡诺图如题解图5-50所示。 nnnnQQQQ3232Qn00011110Qn00011110110××0×001001×10×11001n+1n+1QQ32nnnnQQQQ3232Qn00011110Qn0001111011011010001010000100×0n+1Q1Z题解图5-50根据题目设计要求选择JK触发器，由“部分范围内圈最简”的原则，得到各级触发器的驱动方程及输出方程分别如下nn+1QQJ=⇒=1;K=13333nn+1nnnnnnnQQ=+QQQQJQKQ⇒=;=Q21232121231nn+1nnnnnnnQQQQQJQQQQK=+⇒=+=;=113121132321nnZ=QQ32综上，采用JK触发器实现按自然态序进行异步模7加法计数的逻辑电路如题解图5-51所示。&QQQ1231J（1）1J（2）1J（3）CPC1C1C1Q1QQ&231K1K1K题解图5-515-28用JK触发器设计一个可逆十进制异步计数器，当A=0时，实现增1 计数；当A=1时，实现减1计数。解：根据题目设计要求，假设当A=0时模10计数顺序为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000；当A=1时模10计数顺序为1001→1000→0111→0110→0101→0100→0011→0010→0001→0000→1001。综合两种情况，应选用4位JK触发器，当A=0时画出卡诺图如题解图5-52所示，由此得出A=0时各级触发器的驱动方程和输出方程分别为nnnnQQ43QQ43nn00011110nn00011110QQ21QQ210000×10001×00100×10101×01110××nn1101××QQ43nn000111101000××1001××QQ21n+1Qn+10000×0Q43nnnnQQ43QQ430100×1nn00011110nn00011110QQ21QQ211100××0000×00011×11000××0111×10100×0Z1100××1100××1011××1011××n+1Qn+1Q21题解图5-52A=0时的卡诺图n+1nnnnnnnnQ=+QQQQQ⇒J=QQQ;K=043214443214nn+1nnnnnnnnnnnQQ=+QQQQ(+⇒)QJQ=QKQQQ;=+=Q321321332132121nn+1nnnnnQQ=+⇒QQQJQKQ=;=212122121nn+1QQJ=⇒=1;K=11111nnZ=QQ41另外，当A=1时画出卡诺图如题解图5-53所示，由此得出A=0时各级触发器的驱动方程和输出方程分别为n+1nnnnnnnnnnQ=+QQQQQQ⇒J=QQQ;K=Q4321414432141 n+1nnnnnnnnnnnnQQ=+QQQQ(+⇒)QJQ=QKQQQ;=+=Q341312334131221n+1nnnnnnnnnnnnnnnnnQ=+()QQQQQQQQJQQQQQQQKQQ+⇒=+=;=23141241223141431241nn+1QQJ=⇒=1;K=11111nnnnZ=QQQQ4321nnnnQQ43QQ43nn00011110nn00011110QQ21QQ210010×00000×10100×10101×01101××nn1100××QQ43nn000111101000××1001××QQ21n+1Qn+10010×0Q43nnnnQQ43QQ430100×0nn00011110nn00011110QQ21QQ211100××0001×10011×11000××0100×00100×0Z1111××1100××1000××1011××n+1Qn+1Q21题解图5-53A=1时的卡诺图把偏离状态1010、1011、1100、1101、1110、1111分别代入A=0和A=1两种情况下相应的状态转移方程，可知电路具备自启动特性。因此，综合以上两种情况，可以得到最终各级触发器的驱动方程和电路的输出方程分别为nnnnnnnJ=+AQQQAQQQ;K=AQ432132141nnnnnnnnJA=+QQAQQ;KA=+QQAQQ3214132121nnnnnnnJA=+QAQQQKA;=+QAQQ214312141JK==1;111nnnnnnZ=+AQQAQQQQ414321 综上，画出逻辑电路如题解图5-54所示。5-29设计一个脉冲序列发生器，使之在一系列CP信号作用下，其输出端能周期性地输出00101101的脉冲序列。解：根据给定序列信号的循环长度M＝8，利用置入控制端的置位法，采用CT74161芯片实现模8计数，将序列信号“00101101”依次作为CT74161各状态下对应的输出F，如题解表5-30所示。题解表5-30Q3Q2Q1Q0F1000010010101011011011001110111110011111序列信号发生器的逻辑电路如题解图5-55所示。00101101D0D1D2D3D4D5D6D7STCT74151YFAAA210CTTQ3Q2Q1Q0CO11CTPCT74161CRLDCPCPD3D2D1D01000题解图5-55 5-30试设计一个自动售饮料机的逻辑电路，每次只允许投入一枚五角或一元的硬币，累计投入三元硬币给出一罐饮料，如果投入二元五角硬币后再投入一枚一元硬币，则给出饮料的同时还应找回五角硬币。要求设计的电路能自启动。解：5-31试利用CT74161设计一个数字钟逻辑电路，画出系统方框图和各方框的连接图，要求：（1）能产生秒、分和小时脉冲；（2）能按24小时进制计数；（3）采用4096HZ的标准脉冲源。解： 7-1试述动态CMOS移存单元工作原理。解：动态CMOS移存单元由两个传输门与动态CMOS反相器串接而成，如题解图7-1所示，其工作原理与主从D触发器类似。当CP＝1时，TG1导通，输入数据存入栅电容C1，TG2关断，栅电容C2上的信息保持不变，这时前极反相器接收输入信号，后极反相器保持原来信息；当CP＝0时，TG1关断，封锁输入信号，TG2导通，C1上的信息经前极反相器反相后传输到C2，再经后极反相器输出，这时前极反相器保持原来信息，后极反相器随前极反相器变化。如此经过一个CP的推动，数据即可向右移动一位。VVCCSSCPCPGVTGVT24DDInTGTGOut1D2DVTVTG1CG3C12CPSCPS7-2写出题图7-1所示ROM阵列图所实现的逻辑函数的表达式。解：由题图7-1，写出输出逻辑函数的表达式分别为F1(,,)ABC==∑m(,,,)1357ABC+ABC+ABC+ABCF2(,,)ABC==∑m(,,,)0246ABC+ABC+ABC+ABC F3(,,)ABC==∑m(,,,)1247ABCABCABCABC+++F2(,,)ABC==∑m(,,,)3567ABCABCABCABC+++7-3试用PROM实现8421BCD码到余3码的转换，画出阵列图。解：列出8421BCD码到余3BCD码的码组转换真值表，如题解表7-1所示。对照真值表，画出用PROM实现码组转换的阵列图如题解图7-2所示。题解表7-18421BCD码余3BCD码字BB3BB2BB1BB0G3G2G1G0W000000011W100010100W200100101W300110110W401000111W501011000W601101001W701111010W810001011W910011100 W0W1W2W3W4W5W6W7W8W9W10W11W12W13W14W15B31B21B11B01×××××G3×××××G2×××××G1×××××G0题解图7-27-4试用PROM实现一位全减器，画出阵列图。解：假设1位全减器完成A减去B，借位输入（低位向本位的借位）为Ci，借位输出（本位向高位的借位）为C0，本位相减结果为F，列出1位全减器的真值表如题解表7-2所示。题解表7-2ABCiFC00000000111010110110110010101001100011111由题解表7-2，得到输出函数的最小项之和形式为FABC(,,)=∑m(,,)1247，；CABC0(,,)=∑m(,,)1237，用PROM实现1位全减器的阵列图如题解图7-3所示。 7-5分析题图7-2所示由集成同步4位二进制计数器CT74161和一个8×4位的EPROM构成的电路，列出CT74161的状态转移表，画出电路输出端A、B、C、D在时钟CP作用下的波形。解：题图7-2中，CT74161由LD来控制计数模值，其状态转移表如题解表7-3所示。题解表7-3序号Q3Q2Q1Q000000100012001030011 40100501016011070111由题图7-2中的与或阵列，得到AQQQ(,,)210==+=∑m(,)01QQQQQQ210210QQ21B(,,)QQQ210==+=∑m(,)23QQQQQQQQ21021021CQQQ(,,)210==+=∑m(,)45QQQQQQ210210QQ21D(,,)QQQ210==+=∑m(,)67QQQQQQQQ21021021综上，在时钟CP作用下，A、B、C、D的工作波形如题解图7-4所示。7-6一个半导体存储器的地址译码器有12条地址输入端，该存储器可以存 储的字数是多少？n解：地址译码器有n条地址输入线A01∼An−，2条译码输出线WW0∼21n−，每一条译码输出线W称为“字线”，它与存储矩阵中的一个“字”相对应。in12对于本题，已知n=12，那么该存储器可以存储的字数为2==24096个。7-7存储容量为8K×8的RAM扩展为64K×16的RAM，需用几片8K×8的存储器？1316解：本题的字数由8K（2）扩展为64K（2），位数由8位扩展为16位，所以字、位均需要扩展，共需8×2＝16片8K×8的存储器。7-8试用PLA实现下列组合逻辑函数，画出阵列图。F=++ABBCAC1F=++ABBCABC2F=++ACBCAC3解：7-9试用PLA实现同步二-十进制计数器，画出阵列图。解：7-10试用PAL实现2线-4线译码器。解：7-11试用PAL实现异步十进制计数器。解：7-12试绘出结构控制位SYN、AC0、AC1（n）和XOR（n）分别为0101、0111、1001时，输出逻辑宏单元OLMC（n）的等效电路。 解：7-13试述FPGA的基本结构。解：与PLD器件采用的与或阵列加上输出逻辑单元的结构不同，FPGA电路由若干独立的可编程逻辑模块组成，用户通过编程将这些模块连接成所需要设计的数字系统。FPGA一般由可配置逻辑模块（CLB）、输入/输出模块（IOB）、互联资源（ICR）以及用于存放编程数据的静态存储器（SRAM）组成。 9-1描述脉冲信号的参数通常有那几项？各个参数的具体含义是什么？解：描述脉冲信号的常用参数及其具体含义分别如下：（1）脉冲幅度Vm：脉冲电压的最大值与最小值之差。（2）上升时间tr：脉冲信号从0.1Vm上升到0.9Vm所需的时间，又称前沿。（3）下降时间tf：脉冲信号从0.9Vm上升到0.1Vm所需的时间，又称后沿。（4）脉冲周期T：周期性脉冲信号中练个相邻脉冲之间的时间间隔。（5）脉冲持续时间tw：脉冲信号从上升至0.5Vm处又下降到0.5Vm之间的时间间隔，又称脉冲宽度（脉宽）。tw（6）占空比q：脉冲宽度和脉冲周期的比值，q=。T9-2555定时器在组成结构和用途方面有何特点？解：555定时器由电压比较器、分压器、基本RS触发器、泄放三极管和输出缓冲反相器等五大部分组成，它是一种兼容模拟和数字电路于同一硅片的混合中规模集成电路。目前虽然生产厂商及产品型号繁多，但其逻辑功能和外部引脚排列完全相同，只需要添加有限的外围元器件，就可以极其方便地构成许多实用的电子电路，如：施密特触发器、单稳态触发器和多谐振荡器等。由于555定时器使用灵活方便，加上性能优良，因而在波形的产生与变换、信号的测量与控制、家用电器和电子玩具等许多领域中都得到了广泛应用。9-3石英晶体振荡器为什么振荡频率稳定性高？解：在数字系统中，矩形脉冲信号常用作时钟信号来控制和协调整个系统的工作。但是，由555定时器构成的多谐振荡器容易受电源电压、温度变化以及所用元件参数误差等因素的影响，振荡频率的稳定性较差，不能满足要求。因此，必须采用频率稳定度很高的石英晶体振荡器。石英晶体具有很好的选频特性。当振荡信号的频率和石英晶体的固有谐振频率相同时，石英晶体呈现很低的阻抗，信号很容易通过，而其它频率的信号则被衰减掉。因此，将石英晶体串接在多谐振荡器的回路中就可组成石英晶体振荡器，这时，振荡频率只取决于石英晶体的固有谐振频率f0，而与R、C无关。 9-4图9-3（a）所示施密特触发器电路中，若在若在v端加三角波如题图I9-1所示，试问：（1）当V=12V而且没有外接控制电压时，V、V及ΔV各为多少？并CCT+T－T请定性画出v的波形。O（2）当V=9V，控制电压V=5V时，V、V及ΔV各为多少？并请CCCOT+T－T定性画出v的波形。O（3）当V=9V而且引脚5通过10kΩ电阻接地时，V、V及ΔV各为CCT+T－T多少？并请定性画出v的波形。O（4）在第（3）小题参数下，画出电压传输特性vf=()v的曲线。OI解：（1）当V=12V而且没有外接控制电压时，CC2211VV==×12=8V；VV==×12=4V；ΔVVV=−=−=844VT+CCTC－CTT+T－3333此时，在题图9-1所示v波形作用下，输出端v的波形如题解图9-1所示。IO vI15V8V4V0tvo0t题解图9-1（2）当V=9V且控制电压V=5V时，CCCO11VV==5V；VV==×52=.5V；ΔVVV=−=−=52.52.5VT+COTC－OTT+T－22此时，在题图9-1所示v波形作用下，输出端v的波形如题解图9-2所示。IO（3）当V=9V而且引脚5通过10kΩ电阻接地时，CC1111VV==×94=.5V；VV==×9=2.25V；T+CCTC－C2244Δ=−=−=VVV4.52.251.25VTT+T－此时，在题图9-1所示v波形作用下，输出端v的波形如题解图9-3所示。IO vI15V4.5V2.25V0tvo0t题解图9-3（4）在第（3）小题参数下，电压传输特性vf=()v的曲线如题解图9-4OI所示。9-5试用555定时器设计一个施密特触发器，以实现题图9-2所示的脉冲整形功能。请画出芯片的接线图，并标明有关的参数值。解：结合题9-4的求解过程，实现题图9-2所示脉冲整形功能的施密特触发器电路如题解图9-5所示。 V=5.25VCCV(8)R(4)CCv(5)COv(6)1vII1vOv(2)I20.01μFv"(7)O(1)题解图9-59-6图9-9（a）所示单稳态电路，对输入脉冲的宽度有无限制？当输入脉冲的低电平持续时间过长时，电路应作何修改？解：图9-9（a）所示单稳态电路对输入触发脉冲的宽度有一定的要求，它必须小于暂稳态持续时间t。若输入脉冲v的低电平持续时间过长，那么当电路WI2充电至V时，仍为低电平，此时两个电压比较器的输出电压均为高电平（逻vCCI3辑1），使基本触发器的两个输出端Q、Q均为逻辑1，一方面使输出的暂态因vI的存在而持续，失去了单稳态触发器的功能；另一方面，Q=1使泄放三极管导22通，电容C放电，放电至vV<时，Q=0，又使电容C充电，充电至vV>CCCCCC33时，Q=1，电容C又放电，因此，Q端将在0和1之间振荡。总之，此时单稳态触发器将不能正常工作。综上，当输入脉冲的低电平持续时间过长时，可以采用两种方式修改电路：①增大RC的乘积，使暂稳态持续时间t变长，从而满足输入脉冲v的低电WI平持续时间远远小于t；W②在输入端加一简单的微分电路，使输入脉冲过宽的低电平变成负尖脉冲，从而满足远远小于t的要求，如题解图9-6所示，其中R2C2构成微分电路，VDW为削波二极管。当vI为高电平VCC时，因C2上无电压，VD截止；当vI出现负跳变 时，因C2上电压不能突变，此时v(2)出现负跳变。当R2C2<