数字电子技术课后习题答案(全部).doc 92页

'第一章数制与编码1.1自测练习1.1.1、模拟量数字量1.1.2、（b）1.1.3、（c）1.1.4、（a）是数字量，（b）（c）（d）是模拟量1.2自测练习1.2.1.21.2.2.比特bit1.2.3.101.2.4.二进制1.2.5.十进制1.2.6.（a）1.2.7.（b）1.2.8.（c）1.2.9.（b）1.2.10.（b）1.2.11.（b）1.2.12.（a）1.2.13.（c）1.2.14.（c）1.2.15.（c）1.2.16.10010011.2.17.111.2.18.1100101.2.19.11011.2.20.8进制1.2.21.（a）1.2.22.0，1，2，3，4，5，6，71.2.23.十六进制1.2.24.0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F1.2.25.（b）1.3自测练习1.3.1.1221.3.2.675.521.3.3.011111110.011.3.4.521.3.5.1BD.A81.3.6.1110101111.11101.3.7.3855 1.3.1.28.3751.3.2.100010.111.3.3.135.6251.3.4.570.11.3.5.120.51.3.6.2659.A1.3自测练习1.4.1.BCDBinarycodeddecimal二—十进制码1.4.2.（a）1.4.3.（b）1.4.4.8421BCD码，4221BCD码，5421BCD1.4.5.（a）1.4.6.011001111001.10001.4.7.111111101.4.8.101010001.4.9.111111011.4.10.61.051.4.11.01011001.011101011.4.12.余3码1.4.13.XS31.4.14.XS31.4.15.1000.10111.4.16.1001100000111.4.17.521.4.18.110101.4.19.0101111.4.20.（b）1.4.21.ASCII1.4.22.（a）1.4.23.ASCIIAmericanStandardCodeforInformationInterchange美国信息交换标准码EBCDICExtendedBinaryCodedDecimalInterchangeCode扩展二-十进制交换吗1.4.24.10010111.4.25.ASCII1.4.26.（b）1.4.27.(b)1.4.28.110111011.4.29.-1131.4.30.+231.4.31.-231.4.32.-86 1.5自测练习1.5.1略1.5.2110111011.5.3010001011.5.411100110补码形式1.5.5011111011.5.610001000补码形式1.5.711100010补码形式习题1.1（a）（d）是数字量，（b）（c）是模拟量，用数字表时（e）是数字量，用模拟表时（e）是模拟量1.2（a）7,（b）31,（c）127,（d）511,（e）40951.3（a），（b），（c）（d）1.4（a）,（b）,（c）（d）1.5,,,1.6（a）11110,（b）100110,（c）110010,（d）10111.7（a）1001010110000,（b）10010111111.8110102=2610,1011.0112=11.37510，57.6438=71.81835937510，76.EB16=118.91796875101.91101010010012=65118=D4916，0.100112=0.468=0.9816，1011111.011012=137.328=5F.68161.10168=1410，1728=12210，61.538=49.671875，126.748=86.9375101.112A16=4210=1010102=528，B2F16=286310=1011001011112=54578，D3.E16=211.87510=11010011.11102=323.78，1C3.F916=451.9726562510=111000011.111110012=703.76281.12（a）E,（b）2E,（c）1B3,（d）3491.13（a）22,（b）110,（c）1053,（d）20631.14（a）4094,（b）1386,（c）492821.15（a）23,（b）440,（c）27771.16198610=111110000102=00011001100001108421BCD，67.31110=1000011.010012=01100111.0011000100018421BCD，1.183410=1.0010112=0001.00011000001101008421BCD，0.904710=0.1110012= 0000.10010000010001118421BCD1.11310=000100118421BCD=01000110XS3=1011Gray，6.2510=0110.001001018421BCD=1001.01011000XS3=0101.01Gray，0.12510=0000.0001001001018421BCD=0011.010001101000XS3=0.001Gray1.2101102=11101Gray，0101102=011101Gray1.3110110112=0010000110018421BCD，45610=0100010101108421BCD，1748=0010011101008421BCD，2DA16=0111001100008421BCD，101100112421BCD=010100118421BCD，11000011XS3=100100008421BCD1.40.0000原=0.0000反=0.0000补，0.1001原=0.1001反=0.1001补，11001原=10110反=10111补1.5010100原=010100补，101011原=110101补，110010原=101110补，100001原=111111补1.61310=00001101补，11010=01101110补，-2510=11100111补，-90=10100110补1.701110000补=11210，00011111补=3110，11011001补=-3910，11001000补=-56101.81000011100000110101011010100100100110011111001110010000101000001001000110100111001111101000010000010101101101111110110011101001100001110011111001011.901000101011000010000001111010100000011001001101010101111101100101000101.10BENSMITH1.1100000110100001101.120111011010001110第二章逻辑门1.1自测练习2.1.1.（b）2.1.2.162.1.3.32,62.1.4.与2.1.5.（b）2.1.6.162.1.7.32,62.1.8.或2.1.9.非2.1.10.12.2自测练习2.2.1.2.2.2.(b)2.2.3.高2.2.4.32 2.2.1.16，52.2.2.12.2.3.串联2.2.4.(b)2.2.5.不相同2.2.6.高2.2.7.相同2.2.8.(a)2.2.9.(c)2.2.10.奇2.3自测练习2.3.1.OC，上拉电阻2.3.2.0，1，高阻2.3.3.（b）2.3.4.（c）2.3.5.,高阻2.3.6.不能2.4自测练习1.1TTL，CMOS1.2TransisitorTransistorLogic1.3ComplementaryMetalOxideSemicoductor1.4高级肖特基TTL，低功耗和高级低功耗肖特基TTL1.5高，强，小1.6（c）1.7（b）1.8（c）1.9大1.10强1.11（a）1.12（a）1.13（b）1.14高级肖特基TTL1.15（c）习题2.1与，或，与2.2与门，或门，与门 2.1（a）F=A+B,F=AB（b）F=A+B+C,F=ABC（c）F=A+B+C+D,F=ABCD2.2（a）0（b）1（c）0（d）02.3（a）0（b）0（c）1（d）02.4（a）1（b）1（c）1（d）12.5（a）4（b）8（c）16（d）322.6（a）3（b）4（c）5（d）6ABCF000000110101011010011010110011112.7（a）（b）ABCDF000010001000100001110100001011011010111010000100111010110110110011101011100111112.82.9ABCY00000010 0101011110001011110011112.12.2F1=A(B+C),F2=A+BCABCF1F200000001000100001101101111000111011111112.3 2.1（a）0（b）1（c）1（d）02.2（a）1（b）0（c）0（d）12.3（a）0（b）02.42.52.62.7102.8402.9当TTL反相器的输出为3V，输出是高电平，红灯亮。当TTL反相器的输出为0.2V时，输出是低电平，绿灯亮。2.10当TTL反相器输出高电平时三极管会导通，LED灯会点亮；当TTL反相器输出低电平时三极管不会导通，LED灯不会点亮。3.1自测练习答案1.逻辑函数2.逻辑表达式、真值表、逻辑电路图、卡诺图和波形图3.表3-1真值表ABC000100110101011110011011110111104. 5.(略)3.2自测练习答案1.与、或、非2.代入规则、反演规则、对偶规则3.　a和c4.　aｄ5.　ａ6.　、7.　、8.　3.3自测练习答案1.A2.AD3.4.5.6.7.8.9.3.4自测练习答案1.标准与或表达式、标准或与表达式2.1、3.4.　最大项5.　4,5,6,7,12,13,14,156.7.8. 9.ABCF0000010100111001011101110０01１10110.11.12.C3.5自测练习答案1.12.3.格雷码4.、5.m66.M17.8.9. 10.第三章练习答案3.1、3.2、(a)1,0,0(b)1,1,1(c)0,1,03.3.略3.4.(a)(b)3.5(a)(b)3.6提示:列出真值表可知:(1)不正确,(2)不正确,(3正确,(4)正确3.7（a）　（b）　（c）（d）　　（e）　　（f）（g）　（h）(i)(j)3.83.9(a)(b)3.10函数Y和函数Z互补,即:ABCD11000001111001103.11、０0００ABCD00011110000000010010110110100010图3.5.2例3.20中F的卡诺图０0００ 0１１０0１１０　3.123.133.143.153.163.17习题4.1写出图所示电路的逻辑表达式，并说明电路实现哪种逻辑门的功能。习题4.1图解： 该电路实现异或门的功能4.2分析图所示电路，写出输出函数F。BA=1=1=1F习题4.2图解：4.3已知图示电路及输入A、B的波形，试画出相应的输出波形F，不计门的延迟．FBAFAB&&&&&习题4.3图解：4.4由与非门构成的某表决电路如图所示。其中A、B、C、D表示4个人，L=1时表示决议通过。1.2.1.试分析电路，说明决议通过的情况有几种。1.2.2.分析A、B、C、D四个人中，谁的权利最大。BAC&&&&DL习题4.4图解：（1）（2）ABCDLABCDL00000001001000110100010101100111000100111000100110101011110011011110111100010111(3)根据真值表可知，四个人当中C的权利最大。4.5分析图所示逻辑电路，已知S1﹑S0为功能控制输入，A﹑B为输入信号，L 为输出，求电路所具有的功能。ABS1S0L=1=1&=1习题4.5图解：（1）(2)S1S0L00011011A+BAB&&&&&FABC4.6试分析图所示电路的逻辑功能。习题4.6图解：（1）ABCF00000101001110010111011101111110(2)电路逻辑功能为：“判输入ABC是否相同”电路。 4.7已知某组合电路的输入A、B、C和输出F的波形如下图所示，试写出F的最简与或表达式。FCBA习题4.7图解：（1）根据波形图得到真值表：ABCF00000101001110010111011110010010(2)由真值表得到逻辑表达式为4.8、设，要求用最简单的方法，实现的电路最简单。1）用与非门实现。2）用或非门实现。3)用与或非门实现。解：（1）将逻辑函数化成最简与或式并转换成最简与非式。FABABCD000111100001111001111001000010101 根据最简与非式画出用与非门实现的最简逻辑电路：电路略。(2）由上述卡偌图还可得到最简或与表达式：即可用或非门实现。1.2.1.由上步可继续做变换：根据最简与或非式画出用与或非门实现的最简逻辑电路。（图略）4.9、设计一个由三个输入端、一个输出端组成的判奇电路，其逻辑功能为：当奇数个输入信号为高电平时，输出为高电平，否则为低电平。要求画出真值表和电路图。解：（1）根据题意，设输入逻辑变量为A、B、C，输出逻辑变量为F，列出真值表为：ABCF00000101001110010111011101101001（2）由真值表得到逻辑函数表达式为：(3)画出逻辑电路图BA=1=1CF4.10、试设计一个8421BCD码的检码电路。要求当输入量DCBA≤4，或≥8时，电路输出L为高电平，否则为低电平。用与非门设计该电路。解：（1）根据题意列出真值表为：D3D2D1D0LD3D2D1D0L 00000001001000110100010101100111111110001000100110101011110011011110111111××××××（2）由真值表可得到输出逻辑函数表达式为：(3)将输出逻辑函数表达式化简并转换为与非与非式为：(4)画出逻辑电路图&&L4.11、一个组合逻辑电路有两个功能选择输入信号C1、C0，A、B作为其两个输入变量，F为电路的输出。当C1C0取不同组合时，电路实现如下功能：1．C1C0=00时，F=A2．C1C0=01时，F=A⊕B3．C1C0=10时，F=AB4．C1C0=11时，F=A+B试用门电路设计符合上述要求的逻辑电路。解：（1）根据题意，列出真值表(2)由真值表列出逻辑函数表达式为：(3)根据逻辑函数表达式画出逻辑电路图。C1C0ABFC1C0ABF00000001001000110100010101100111001101101000100110101011110011011110111100010111 &&&&≥1F4.12、用红、黄、绿三个指示灯表示三台设备的工作情况：绿灯亮表示全部正常；红灯亮表示有一台不正常；黄灯亮表示两台不正常；红、黄灯全亮表示三台都不正常。列出控制电路真值表，并选用合适的集成电路来实现。解：（1）根据题意，列出真值表由题意可知，令输入为A、B、C表示三台设备的工作情况，“1”表示正常，“0”表示不正常，令输出为R，Y，G表示红、黄、绿三个批示灯的状态，“1”表示亮，“0”表示灭。ABCRYG000001010011100101110111110010010100010100100001(2)由真值表列出逻辑函数表达式为： (3)根据逻辑函数表达式,选用译码器和与非门实现，画出逻辑电路图。4.13、8-3线优先编码器74LS148在下列输入情况下，确定芯片输出端的状态。第一章6=0，3=0，其余为1；第二章EI=0，6=0，其余为1；第三章EI=0，6=0，7=0，其余为1；第四章EI=0，0~7全为0；第五章EI=0，0~7全为1。解：（1）74LS148在输入6=0，3=0，其余为1时，输出所有端均为1。（2）74LS148在输入EI=0，6=0，其余为1时，输出A2A1A0=001，CS=0，EO=1。（3）74LS148在输入EI=0，6=0，7=0，其余为1时，输出A2A1A0=000，CS=0，EO=1。（4）74LS148在输入EI=0，0~7全为0时，输出A2A1A0=000，CS=0，EO=1。（5）74LS148在输入EI=0，0~7全为1时，输出A2A1A0=111，CS=1，EO=0。4.14、试用8-3线优先编码器74LS148连成32-5线的优先编码器。解：4.15、4-16线译码器74LS154接成如习题4.15图所示电路。图中S0、S1为选通输入端，芯片译码时，S0、S1同时为0，芯片才被选通，实现译码操作。芯片输出端为低电平有效。2.3.1.写出电路的输出函数F1(A,B,C,D)和F2(A,B,C,D)的表达式，当ABCD为何种取值时，函数F1=F2=1；2.3.2.若要用74LS154芯片实现两个二位二进制数A1A0，B1B0的大小比较电路，即A＞B时，F1=1；A＜B时，F2=1。试画出其接线图。Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15&&ABCDS1S0F1A3A2A1A0F2 习题4.15图解：（1）当ABCD=0111或ABCD=1001或ABCD=1101时，F1=F2=1。（2）由题意得到真值表如下：A1A0B1B0F1F2A1A0B1B0F1F2000000010010001101000101011001110001010110000101100010011010101111001101111011111010000110101000画出逻辑电路图为： 4、16用74LS138译码器构成如习题4.16图所示电路，写出输出F的逻辑表达式，列出真值表并说明电路功能。习题4.16图解：(1)由题可得逻辑函数表达式为：（2）列出真值表如下：ABCF00000101001110010111011101101001电路的逻辑功能为：奇偶判别电路。4、17试用74LS138译码器和最少的与非门实现逻辑函数1）2）F2(A,B,C)=A⊙B⊙C 解：（1）（2）F2(A,B,C)=A⊙B⊙C4.18、试用3线-8线译码器74LS138设计一个能对32个地址进行译码的译码器。解：用3线-8线译码器74LS138设计一个能对32个地址进行译码的译码器如图所示。CBAG1G2AG2BY0Y7～74LS138CBA0G1G2AG2BY0Y7～74LS138Y16～Y23Y24～Y31CBAG1G2AG2BY0Y7～74LS138-CBAG1G2AG2BY0Y7～74LS138A1A2A0A31Y0～Y7Y8～Y15A41 4.19、已知8421BCD可用7段译码器，驱动日字LED管，显示出十进制数字。指出下列变换真值表中哪一行是正确的。（注：逻辑“1”表示灯亮）DCBAabcdefg*000000000000401000110011701110001111910010000100解：第二行4的显示是正确的。4.20、已知某仪器面板有10只LED构成的条式显示器。它受8421BCD码驱动，经译码而点亮，如图所示。当输入DCBA=0111时，试说明该条式显示器点亮的情况。····oo&···&oo&&o&o&o&o&o&oY0Y1Y2Y3Y4Y5Y6Y7Y8Y974LS42ABCDA0A1A2A3LED×10270W×10··o+5V·0123456789········习题4.20图解：由图可知，发光二极管0~7均为亮的，8、9为熄灭的。当输入DCBA=0101时发光二极管0~5均为亮的，6～9为熄灭的。依次类推。4.21、74LS138芯片构成的数据分配器电路和脉冲分配器电路如习题4.21图所示。（1）图(a)电路中，数据从G1端输入，分配器的输出端得到的是什么信号。（2）图(b)电路中，G2A端加脉冲，芯片的输出端应得到什么信号。CBAY1Y0Y2Y3Y4Y5Y6Y7G1G2AG2B地址输入1CBAY1Y0Y2Y3Y4Y5Y6Y7G1G2AG2B数据输入地址输入　 1.4.1.(b)习题4.21图解：图(a)电路中，数据从G1端输入，分配器的输出端得到的是G1信号的非。图(b)电路中，G2A端加脉冲，芯片的输出端应得到的是G2A的分配信号。4.22、用8选1数据选择器74LS151构成如习题4.22图所示电路，（1）写出输出F的逻辑表达式，（2）用与非门实现该电路；（3）用译码器74LS138和与非门实现该电路。GYWC74LS151BAD7D6D5D4D3D2D1D01FABCD习题4.22图解：（1）由图可知输出F的逻辑函数表达式为：（2）电路略。（3）当D=1时，当D=0时，用两片译码器和与非门实现如下： 方法2：用2片74LS138构成1个4-16线译码器后实现4变量的逻辑函数F。4.23、试用74LS151数据选择器实现逻辑函数。1）2)。3)。GYWC74LS151BAD7D6D5D4D3D2D1D0F1ABC01解：（1）（2）GYWC74LS151BAD7D6D5D4D3D2D1D01F2ABCD10 (3)1GYWC74LS151BAD7D6D5D4D3D2D1D01F3ABCD04.24、试用中规模器件设计一并行数据监测器，当输入4位二进制码中，有奇数个1时，输出F1为1；当输入的这4位二进码是8421BCD码时，F2为1，其余情况F1、F2均为0。解：（1）根据题意列出真值表如下：ABCDF1F2ABCDF1F2000000010010001101000101011001110111110111010111100010011010101111001101111011111101001000101000（2）由真值表得到输出逻辑函数表达式为：（3）用74LS154实现逻辑函获数如图所示。 4.25、四位超前进位全加器74LS283组成如习题4.26图所示电路，分析电路，说明在下述情况下电路输出CO和S3S2S1S0的状态。（1）K=0A3A2A1A0=0101B3B2B1B0=1001（2）K=0A3A2A1A0=0111B3B2B1B0=1101（3）K=1A3A2A1A0=1011B3B2B1B0=0110（4）K=1A3A2A1A0=0101B3B2B1B0=1110COS3S2S1S074LS283CIA3B3A2B2A1B1A0B0=1=1=1=1A3B3A2B2A1B1A0B0K习题4.25图解：（1）当K=0，A3A2A1A0=0101，B3B2B1B0=1001时，输出S3S2S1S0=1110，CO=0。（2）当K=0，A3A2A1A0=0111，B3B2B1B0=1101时，输出S3S2S1S0=0100，CO=1。（3）当K=1，A3A2A1A0=1011，B3B2B1B0=0110时，输出S3S2S1S0=0101，CO=1。（4）当K=1，A3A2A1A0=0101，B3B2B1B0=1110时，输出S3S2S1S0=0111，CO=0。4.26试用一片加法器74LS283将余3码转换为8421BCD码。解因为8421BCD码+0011=余3码故8421BCD码=余3码—0011=余3码+（0011）补码=余3码+1100+1可用以下电路实现： COS3S2S1S074LS283CIA3B3A2B2A1B1A0B018421BCD码输出余3码输入01104.27、试将74LS85接成一个五位二进制数比较器。解：用2片74LS85级联构成。4.28、设每个门的平均传输延迟时间tpd=20ns，试画出习题4.29图所示电路中A、B、C、D及vO各点的波形图，并注明时间参数，设vI为宽度足够的矩形脉冲．DvI1vO&o1ooo11&oABC习题4.29图解：电路中A、B、C、D及vO各点的波形如图所示。4.30、下列各逻辑函数中，其中无冒险现象的为：A． B．；C．；D．．解：由题可知，A式中无冒险现象。4.31、TTL或非门组成的电路如习题4.31图所示。2.2.1.分析电路在什么时刻可能出现冒险现象？2.2.2.用增加冗余项的方法来消除冒险，电路应该怎样修改？≥1≥1≥1≥1AC1BDL习题4.31图解：（1）当A=1，B=D=0时，可能会出现冒险现象。（2）电路在最后一个或非门的输入端增加一个项。第四章4.1组合逻辑电路的分析自测练习1.组合逻辑电路的输出仅仅只与该时刻的（输入）有关，而与（电路原来所处的状态）无关。2．下图中的两个电路中，图（a）电路是组合逻辑电路。3．如果与门的输入是A、B，与门的输出逻辑表达式是（AB）。4．下表所示真值表表示的逻辑功能是（1位加法器）（1位加法器、1位减法器）。5．一组合逻辑电路如用两级或非门构成，则其逻辑表达式应写成（c）：（a）与-或式（b）非-与式（c）或-非式（d）或-与式6．下图所示的输出逻辑函数表达式F1=(AB+C)，F2=（）。4.2组合逻辑电路的设计自测练习1．若用74LS00实现函数Ｆ＝，A、B分别接74LS00的4、5脚，则输出F应接到74LS00的（6）脚。2．74LS54芯片处于工作状态，如果其1、2、12、13脚分别接逻辑变量A、B、C、D，当3~5脚，9~11脚都接逻辑0时，输出为（ ）；而当3~5脚，9~11脚都接逻辑1时，输出又为（0）。3．若要实现函数Ｆ＝（Ａ＋Ｅ）（Ｂ＋Ｄ），则用哪种芯片的数量最少（b）(a)74LS00(b)74LS02(c)74HC58(d)74HC544．实现逻辑函数可以用一个(与或)门；或者用(三)个与非门；或者用(三)个或非门。5．下面真值表所对应的输出逻辑函数表达式为F=（）。6．如果用74LS00实现图4-5所示的逻辑电路图，则相应的接线图为（、接1、2脚,3、4脚短接，C接5脚，A、B接9、10脚，8脚接12脚，6脚接13脚，F接11脚）。7．如果用74LS02实现图4-10所示的逻辑电路图，则相应的接线图为（、接2、3脚,1、5脚短接，C接6脚，D接8、9脚，10脚接12脚，4脚接11脚，F接13脚）。8．如果用74HC58实现图4-12所示的逻辑电路图，则相应的接线图为（A、B、C、D接2、3、4、5脚，F接6脚）。9．如果用74HC54实现图4-14所示的逻辑电路图，则相应的接线图为（接1、3脚接9、12脚，接2、10脚，接4、13脚，5、11脚接逻辑1，F接6脚）。4.3编码器自测练习1．二进制编码器有8个输入端，应该有（3）个输出端。2．三位二进制优先编码器74LS148的输入2，4，13引脚上加入有效输入信号，则输出代码为（000）。3．二-十进制编码器有（4）个输出端。4．二－十进制优先编码器74LS147的输入端第3、12、13引脚为逻辑低电平，则输出第6脚为逻辑（低）电平，第7脚为逻辑（低）电平，第9脚为逻辑（高）电平，第14脚为逻辑（高）电平。5．74LS148输入端中无有效信号时，其输出CS为（1），EO为（0）。6．74LS148输出端代码以（反码）（原码，反码）形式出现。7．74LS147输入端为（低）电平有效，输出端以（反码）（原码，反码）形式出现。8．图4-24是用两片74LS148接成的一个16－4线优先编码器，输入信号EI为输入使能端，输出信号EO为（输出使能端），CS为（输出标志位）。4.4译码器自测练习1．（编码器）（译码器、编码器）的特点是在任一时刻只有一个输入有效。 2．（译码器）（译码器、编码器）的特点是在任一时刻只有一个输出有效。3．二进制译码器有n个输入端，（2n）个输出端。且对应于输入代码的每一种状态，输出中有（一）个为1（或为0），其余全为0（或为1）。4．由于二-十进制译码器有（四）根输入线，（十）根输出线，所以又称为（四）线-（十）线译码器。5．对于二进制译码器，其输出为（输入变量组成）的全部最小项。6．74LS138要进行正常译码，必须满足G1=（1），G2A=（0），G2B=（0）。7．当74LS138的输入端G1=1，G2A=0，G2B=0，A2A1A0=101时，它的输出端（Y5）（Y0~Y7）为0。8．74LS138有（八）个输出端，输出（低）电平有效。9．74LS42有（十）个输出端，输出（低）电平有效。10．74LS47可驱动共（阳）极数码管，74LS48可驱动共（阴）极数码管。11．当74LS48的输入端LT=1，RBI=1，BI/RBO=1，DCBA=0110时，输出端abcdefg=(0011111)；当BI/RBO=0，而其它输入端不变时，输出端abcdefg=(0000000)。12．图4-34是将3-8译码器74LS138扩大为4-16译码器。其输入信号A、B、C、D中（D）为最高位。13．如果用译码器74LS138实现，还需要一个（3）（2，3）输入端的与非门，其输入端信号分别由74LS138的输出端（Y0、Y5、Y7）（Y0~Y7）产生。4.5数据选择器与数据分配器自测练习1．仅用数据选择器（例如8选1MUX、4选1MUX）无法实现的逻辑功能是：（a）(a)数据并/串变换；(b)数据选择；(c)产生逻辑函数。2．一个十六选一数据选择器，其地址输入端有（c）个。(a)16(b)2(c)4(d)83．设A1、A0为四选一数据选择器的地址输入端，D3、D2、D1、D0为数据输入端，Y为输出端，则输出Y与A1、A0及Di之间的逻辑表达式为(a)。(a).(b).(c).(d)4．参看图4-43，如果74LS151的G=0，A2A1A0=011，则Y=（0），如此时输入端D0~D7均为1，则Y=（1）。5．参看图4-43，如果74LS151的G=1，则Y=（0）。此时输出与输入（无关）（有关，无关）。6．参看题6图，如果变量A、B取值为11，输出Y为（1）；变量A、B 取值为00，输出Y为（0）。7．参看题7图，输出Y的逻辑表达式为（）。4.6加法器自测练习1．半加器有（2）个输入端，（2）个输出端；全加器有（3）个输入端，（2）个输出端。2．两个四位二进制数1001和1011分别输入到四位加法器的输入端，并且其低位的进位输入信号为1，则该加法器的输出和值为（0101）。3．串行进位的加法器与并行进位的加法器相比，运算速度（慢）（快，慢）。4．试用74LS283构成8位二进制加法器，其连接图为（两片级联，低位片的9脚接高位片的7脚）。5．使用两个半加器和一个（或）门可以构成一个全加器。6．设全减器的被减数、减数和低位来的借位数分别为A、B、C，则其差输出表达式为（），借位输出表达式为（）。4.7比较器自测练习1．将二进制数A=1011和B=1010作为74LS85的输入，则其三个数据输出端F(A＞B)为（1），F(AC1FF01K1J>C1FF11K题5图（a）Q0Q1CP111J>C1FF01K1J>C1FF11K题5图（b）6．一个模7的计数器有（）个计数状态，它所需要的最小触发器个数为（）。7．计数器的模是（）。（a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数8．4位二进制计数器的最大模是（）。（a）16（b）32（c）4（d）8 9．模13计数器的开始计数状态为0000，则它的最后计数状态是（）。1．62．n3．触发器4．155．（a），（b）6．7，37．（c）8．（a）9．1100自测练习（6.3）1．与异步计数器不同，同步计数器中的所有触发器在（）（相同，不同）时钟脉冲的作用下同时翻转。2．在考虑触发器传输延迟的情况下，同步计数器中各Q输出端相对于时钟脉冲的延迟时间（）（相同，不同）。3．在考虑触发器传输延迟的情况下，异步计数器中各Q输出端相对于时钟脉冲的延迟时间（）（相同，不同）。4．采用边沿JK触发器构成同步22进制加法计数器的电路为（）。5．采用边沿JK触发器构成同步22进制减法计数器的电路为（）。6．采用边沿JK触发器构成同步2n进制加法计数器，需要（）个触发器，第一个触发器FF0的输入信号为（），最后一个触发器FF(n-1)的输入信号为（）。7．采用边沿JK触发器构成同步3进制加法计数器的电路为（）。8．23进制加法计数器的最大二进制计数是（）。9．参看图6-21所示计数器，触发器FF2为（）（最高位，最低位）触发器，第2个时钟脉冲后的二进制计数是（）。10．参看图6-23所示计数器，其计数范围为（），它的各输出波形为（）。1相同2相同3不相同Q0Q1CP111J>C1FF01K1J>C1FF11K4． 5．Q0Q1CP111J>C1FF01K1J>C1FF11K6．n，J=K=1，J＝K＝Q0Q1Q2Qn-27．1>C1CP1Q1Q0FF0FF11J1K1J1K>C18．1119．最高位，01010．000－100，输出波形略。自测练习（6.4）1．74LS161是（）（同步，异步）（）（二，十六）进制加计数器。2．74LS161的清零端是（）（高电平，低电平）有效，是（）（同步，异步）清零。3．74LS161的置数端是（）（高电平，低电平）有效，是（）（同步，异步）置数。4．异步清零时与时钟脉冲（）（有关，无关）；同步置数时与时钟脉冲（）（有关，无关）。5．74LS161的进位信号RCO为一个（）（正，负）脉冲；在（）条件下产生进位信号。6．在（）条件下，74LS161的输出状态保持不变。（a）CLR=1（b）LD=1（c）ET=0EP=0（d）ET·EP=07．74LS161进行正常计数时，每来一个时钟脉冲（）（上升沿，下降沿），输出状态加计数一次。 8．74LS161进行正常计数时，相对于时钟脉冲而言，其输出Q0是（）分频输出，Q1是（）分频输出，Q2是（）分频输出，输出Q3是（）分频输出，进位信号RCO是（）分频输出。9．74LS192是（）（同步，异步）（）（二，十）进制可逆计数器。10．74LS192的清零端是（）（高电平，低电平）有效，是（）（同步，异步）清零。11．当74LS192连接成加法计数器时，CPD、CPU的接法是（）。（a）CPU＝1CPD=1（b）CPU＝1CPD=CP（c）CPU＝CPCPD=1（d）CPU＝CPCPD=012．对于74LS93，将计数脉冲从CPA输入，QA连接到CPB时，（）（QA，QD，QC，QB）是最高位；（）（QA，QD，QC，QB）是最低位。13．对于74LS90，将计数脉冲从CPA输入，QA连接到CPB时，构成（）（8421BCD码，5421BCD码）十进制加计数器。这时，（）（QA，QD，QC，QB）是最高位；（）（QA，QD，QC，QB）是最低位。14．对于74LS90，将计数脉冲从CPB输入，QD连接到CPA时，构成（）（8421BCD码，5421BCD码）十进制加计数器。这时，（）（QA，QD，QC，QB）是最高位；（）（QA，QD，QC，QB）是最低位。15．74LS90构成8421BCD码的十进制加计数器时，（）可作为进位信号；它构成5421BCD码的十进制加计数器时，（）可作为进位信号。16．74LS90的异步清零输入端R0(1)、R0(2)是（）（高电平，低电平）有效。17．74LS90的异步置9输入端S9(1)、S9(2)是（）（高电平，低电平）有效。18．74LS90进行正常计数时，每来一个时钟脉冲（）（上升沿，下降沿），输出状态加计数一次。19．74LS90进行8421BCD码加计数时，相对于时钟脉冲而言，其输出QA是（）分频输出，QB是（）分频输出，QC是（）分频输出，输出QD是（）分频输出。20．采用两片74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号RCO直接连接到高位片的时钟脉冲输入端，这样构成的是（）进制计数器。21．两片74LS161构成的计数器的最大模是（），如果它的某计数状态为56，其对应的代码为（）。22．两片74LS90构成的计数器的最大模是（），如果它的某计数状态为56，其对应的代码为（）。23．在数字钟电路中，24进制计数器（）（可以，不可以）由4进制和6进制计数器串接构成。24．在数字钟电路中，60进制计数器（）（可以，不可以）由6进制和10进制计数器串接构成。1．同步，二或者十六均对。2．低电平，异步3．低电平，同步4．无关，有关 5．正，输出端均为16．（a）、(b)、(d)7．上升沿8．2，4，8，169．同步，十进制10．高电平，异步11．(c)12．QD，QA13．8421BCD码，QD，QA14．5421BCD码。QA，QB15．QD，QA16．高电平17．高电平18．下降沿19．2，5，10，1020．256，但计数状态顺序发生了变化。21．256，0011100022．100，0101011023．不可以24．可以习题6.1如果习题6.1图中所示12位寄存器的初始状态为101001111000，那么它在每个时钟脉冲之后的状态是什么？串行数据输入SRG12CPD>C1串行数据输出串行数据输入CP123491011125678 习题6.1图6.2试用3片74LS194构成12位双向移位寄存器。6.3试用负边沿D触发器构成异步8进制加法计数器电路，并画出其输出波形。6.4试用负边沿JK触发器构成异步16进制减法计数器电路，并画出其输出波形。6.5试用正边沿D触发器构成异步5进制加法计数器电路，并画出其输出波形。6.6试用负边沿JK触发器构成同步16进制加法计数器电路，并画出其输出波形。6.7试用负边沿JK触发器构成同步6进制加法计数器电路，并画出其输出波形。6.8采用反馈清零法，利用74LS161构成同步10进制加法计数器，并画出其输出波形。6.9采用反馈置数法，利用74LS161构成同步加法计数器，其计数状态为1001～1111。6.10采用反馈清零法，利用74LS192构成同步8进制加法计数器。6.11采用反馈置数法，利用74LS192构成同步减法计数器，其计数状态为0001～1000。6.12试分析习题6.12图中所示电路，画出它的状态转换图，并说明它是几进制计数器。6.13试分析习题6.13图中所示电路，画出它的状态转换图，并说明它是几进制计数器。110ETQ3Q2Q1Q0EPD3D2D1D074LS161CPLDRCOCLR11计数脉冲1习题6.12图11001ETQ3Q2Q1Q0EPD3D2D1D074LS161CPLDRCOCLR11计数脉冲1习题6.13图6.14采用反馈清零法，利用74LS93构成异步10进制加法计数器，并画出其输出波形。6.15采用反馈清零法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。6.16采用反馈置9法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。6.17利用74LS90按5421BCD码构成7进制加法计数器，并画出其输出波形。6.18分析习题6.18图中所示电路。画出它的状态转换图，并说明它是几进制计数器。 习题6.18图6.19利用两片74LS161构成同步24进制加法计数器，要求采用两种不同的方法。6.20利用两片74LS90构成8421BCD码的异步24进制加法计数器，并比较它与上题中的24进制加法计数器之间输出状态的差别。6.21分析习题6.21图中所示电路。画出它的状态转换图，并说明它是几进制计数器。习题6.21图6.22分析习题6.22图中所示电路。画出它的状态转换图，说明它是几进制计数器。比较习题6.22图与习题6.21图中所示电路，两者有何不同？习题6.22图6.23分析习题6.23图中所示电路，（1）数据输出端（Q端）由高位到低位依次排列的顺序如何？（2）画出状态转换图，分析该电路构成几进制计数器。（3）该电路输出一组何种权的BCD码？（4）若将该计数器的输出端按QHQGQFQE的顺序接到8421BCD码的译码显示电路中，在CP作用下依次显示的十进制数是多少？QEQFQGQHCPB74LS90R0(1)R0(2)S9(1)S9(2)CPA计数脉冲CP 习题6.23图解答6.1它在每个时钟脉冲之后的状态是：010100111100，00010011110，000101001111，000010100111，100001010011，110000101001，111000010100，011100001010，001110000101，000111000010，100011100001，1100011100006.2Q8Q9Q10Q1174LS194D8D9D10D11左移串行输入SRSLSQ0Q1S0D3D2D1D0Q2Q3RD1DD>CPQ0Q1Q2Q3Q4Q5Q6Q7右移串行输入SRSLSQ0Q1S0D3D2D1D0Q2Q3RD1DD>CPSRSLSQ0Q1S0D3D2D1D0Q2Q3RD1DD>CP清零CPS1S0D0D1D2D3D4D5D6D774LS19474LS194 >C11DQ2CP>C11DQ1Q0>C11DFF0FF16.3Q0Q1CP111J>C1FF01K1J>C1FF11KQ2Q3111J>C1FF21K1J>C1FF31K6.46.5采用反馈清零法实现：需要3个触发器，可在3位二进制加法计数器的基础上实现它。Q2Q1Q000再循环正常的下一个状态0001·········100 101110111负边沿D触发器构成的异步五进制加法计数器如下：FF2>C11DQ0Q1CPSDRD>C11DSDRD>C11DFF0FF1&SDRDQ2若采用正边沿D触发器，只需将上图中各触发器改为正边沿D触发器，且FF1、FF2的CP分别接到FF0、FF1的输出端即可。6.6>C1FF3FF21J1K>C1CP1FF0FF11J1K1J1K>C1&Q2Q1Q01J1K&6.7采用3个JK触发器构成该计数器。同步六进制加法计数器的计数状态真值表如表所示，通过“观察”法可确定各个触发器的输入信号：J0＝K0＝1；Q1只在Q0＝1的下一个时钟脉冲到来时才翻转。则可确定FF1的输入信号为：J1＝K1＝Q0Q2只在Q1＝1和Q0＝1的下一个时钟脉冲到来时翻转，或者在Q2＝1和Q0＝1时改变。故FF2的输入信号为： J2＝K2＝Q0Q1＋Q2Q1由此可画出同步六进制加法计数器的电路：>C1>C1FF2Q2Q1Q0CP1FF0FF11J1K1J1K1J1K>C1&≥1&6.8Q3Q2Q1Q000000001001000110100010101100111100010011010101111001101111011111010过渡状态计数脉冲Q2Q1Q00000100120103011410051016000&ETQ3Q2Q1Q0EPD3D2D1D074LS161CPLDRCOCLR11计数脉冲16.9Q3Q2Q1Q00000000100100011010001010110011110001001101010111100110111101111 &ETQ3Q2Q1Q0EPD3D2D1D074LS161CPLDRCOCLR11计数脉冲11001Q3Q2Q1Q000000001001000110100010101100111100010011000过渡状态6.101计数脉冲LDCOBOQ3Q2Q1Q074LS192CPUCLRCPDD3D2D1D06.11Q3Q2Q1Q000000001001000110100010101100111100010010000过渡状态100001LDCOBOQ3Q2Q1Q074LS192CPUCLRCPDD3D2D1D0≥计数脉冲 6.12Q3Q2Q1Q0000001100111100011101111LD=0LD=0为6进制计数器。6.13LD=0Q3Q2Q1Q00000000100100011010001010110011110001001101010111100110111101111为7进制计数器。6.14略6.15QAQBQCQDCPB74LS90R0(1)R0(2)S9(1)S9(2)CPA计数脉冲CP 6.16QDQCQBQA00000001001000110100010101100111100010011000过渡状态QAQBQCQDCPB74LS90R0(1)R0(2)S9(1)S9(2)CPA计数脉冲CP&6.17若采用反馈清零法，5421BCD码状态转换图为：QAQDQCQB00000001001000110100100010011010101111001010过渡状态QAQBQCQDCPB74LS90R0(1)R0(2)S9(1)S9(2)CPA计数脉冲CP6.18QDQCQBQA00000001001000110100010101100111100010010110过渡状态 为6进制8421BCD码加法计数器。6.19方法一：采用整体反馈清零法：0123…2324过渡状态Q3Q2Q1Q0Q3Q2Q1Q000000000000000010000001000000011…0001011100011000过渡状态高4位低4位低4位高4位ETQ3Q2Q1Q0EPD3D2D1D074LS161CPLDRCOCLR11计数脉冲1ETQ3Q2Q1Q0EPD3D2D1D074LS161CPLDRCOCLR1&方法二：采用整体反馈置数法：略0123…2324过渡状态6.20高4位低4位00000000000000010000001000000011…0010001100100100过渡状态QDQCQBQAQDQCQBQA 计数脉冲CP高4位&QAQBQCQDCPB74LS90R0(1)R0(2)S9(1)S9(2)CPAQAQBQCQDCPB74LS90R0(1)R0(2)S9(1)S9(2)CPA低4位它与6.19题中的计数器之间输出状态的差别为：一个是八位二进制输出状态，另一个是八位8421BCD码的输出状态。后者经译码显示电路可显示0～23的十进制数。6.2160进制计数器。6.2260进制计数器。两者的功能相同，6.21中是十进制（低位）与六进制（高位）的级联；本题中是在100进制计数器基础上采用整体反馈清零法来实现的。6.23（1）QEQHQGQFQEQHQGQF0000000100100011010010001001101010111100（2）10进制计数器（3）5421BCD码（4）0，2，4，6，8，1，3，5，7，97.1自测练习答案1.存储电路2.反馈3.同步时序逻辑电路、异步时序逻辑电路4.　输出　、驱动、状态（次态）5.　存储电路的状态和输入信号、存储电路的状态 6.　题6表2、题6表17.2自测练习答案1.、2.　4个、00→01→10→00及11→00、1、能　3.现态Q1nQ0n次态Q1n+1Q0n+1输出Z000100110010110110014.现态Q1nQ0n次态/输出Z0010/00111/01001/01100/15.　00→01→10→11→007.3自测练习答案1.2.43.3、4.5.S2、S3为两个等效状态，可合并为一个状态。 6.XQ1nQ0nZQ1n+1Q0n+100000101001110010111011100x100x000x001x100x011x1；,；第七章练习答案7.11)电路由组合电路和存储电路共同组成，具有对过去输入信号进行记忆的功能。2)时序电路中存在反馈回路。3)电路的输出由电路当时的输入和电路原来的状态（过去的输入）共同决定。7.2该计数器的模M=6：010→000→001→100→011→101→0107.3(1)状态转换图: (2)该电路是模7计数器，不具备自启动功能。7.48进制加法计数器。7.5状态图如下：7.6（1）　　　　状态转换图 （２）该电路是一个六进制计数器，具有自启动功能。7.7状态和输出响应序列分别为:AABCBBCB和00001001.7.8解：提示：电路输入为0、输入一个1、连续输入两个1、连续输入110及1101共5个不同状态，简化后有4个状态。状态图及状态表的求法可参照书中例题，在此略。触发器的状态方程和输出方程分别为：驱动方程为由此可画出电路图。7.9解：该电路为异步二进制减计数器：00→11→10→01→00。7.10Mealy型原始状态表现态次态/输出ZX=0X=1 AB/0C/0BD/0E/0CJ/0K/0DF/0G/0EH/0I/0FA/0A/0GA/0A/0HA/0A/0IA/0A/1JL/0M/0KN/0P/0LA/0A/0MA/1A/1NA/0A/1PA/0A/17.11提示:二进制数码串行加法器状态表现态yi-1次态／输出yi/Siaibi=00aibi=01aibi=11aibi=1000／０0／11／00／110／11／01／11／07.12提示:状态分配后的状态图（一种方案）如果采用D触发器，则 电路图略。7.13解波形图如下:12345Q2Q1Q07.14解 状态图如下：该电路为七进制计数器，具有自启动功能。7.15解：该电路有两个输入端和两个输出端，设两个输入端的输入变量分别为A、B；两个输出端的输出变量分别为Y、Z。其中A=1表示输入1分，A=0表示无输入；B=1表示输入2分，B=0表示无输入；Y＝1表示设备输出一盒火柴，Y＝0表示设备不输出一盒火柴；Z=1表示设备退1分，Z=0表示设备不退1分。根据题意，电路应有3个状态S0、S1、S2，分别表示设备有0分，1分和2分。则其状态转换图如下： 7.16由已知状态图画出各个次态卡若图可得电路图略。第8章存储器与可编程逻辑器件8.1存储器概述自测练习1．存储器中可以保存的最小数据单位是（）。（a）位（b）字节（c）字2．指出下列存储器各有多少个基本存储单元？多少存储单元？多少字？字长多少？ （a）2K×8位（）（）（）（）（b）256×2位（）（）（）（）（c）1M×4位（）（）（）（）3．ROM是（）存储器。（a）非易失性（b）易失性（c）读/写（d）以字节组织的4．数据通过（）存储在存储器中。（a）读操作（b）启动操作（c）写操作（d）寻址操作5．RAM给定地址中存储的数据在（）情况下会丢失。（a）电源关闭（b）数据从该地址读出（c）在该地址写入数据（d）答案（a）和（c）6．具有256个地址的存储器有（　　　　）地址线。　　　（a）２５６条（b）６条（c）8条（d）16条7．可以存储２５６字节数据的存储容量是（　　　　　）。　　（a）２５６×１位（b）２５６×８位（c）１Ｋ×４位　（d）２Ｋ×１位答案：1．a2．（a）2048×8；2048；2048；8（b）512；256；256；2（c）1024×1024×4；1024×1024；1024×1024；43．a4．c5．d6．c7．b8.2随机存取存储器（RAM）自测练习1.动态存储器（DRAM）存储单元是利用（）存储信息的，静态存储器（SRAM）存储单元是利用（）存储信息的。2.为了不丢失信息，DRAM必须定期进行（）操作。3.半导体存储器按读、写功能可分成（）和（）两大类。4.RAM电路通常由（）、（）和（）三部分组成。5.6116RAM有（）根地址线，（）根数据线，其存储容量为（）位。答案：1．栅极电容，触发器2．刷新 3．只读存储器，读/写存储器4．地址译码，存储矩阵，读/写控制电路5．11，8，2K×8位8.3只读存储器（ROM）自测练习1．ROM可分为（）、（）、（）和（）几种类型。2．ROM只读存储器的电路结构中包含（）、（）和（）共三个组成部分。3．若将存储器的地址输入作为（），将数据输出作为（），则存储器可实现组合逻辑电路的功能。4．掩膜ROM可实现的逻辑函数表达式形式是（）。5．28256型EEPROM有（）根地址线，（）根数据线，其存储容量为（）位，是以字节数据存储信息的。6．EPROM是利用（）擦除数据的，EEPROM是利用（）擦除数据的。7．PROM/EPROM/EEPROM分别代表（）。8．一个PROM/EPROM能写入（）（许多，一）次程序。9．存储器2732A是一个（）（EPROM，RAM）。10．在微机中，4种存储类型为（）。答案：1．ROM，PROM，EPROM，EEPROM2．存储矩阵，地址译码，输出控制电路3．输入，输出4．标准与或形式（最小项表达式）5．15，8，32K×86．紫外线，电7．可编程的只读存储器，可擦可编程的只读存储器，电可擦可编程的只读存储器8．一次/许多9．EPROM10．寄存器，高速缓存，主存，外存8.4快闪存储器（FlashMemory）自测练习1．非易失性存储器有（）。（a）ROM和RAM（b）ROM和闪存（c）闪存和RAM2．FlashMemory的基本存储单元电路由（）构成，它是利用（）保存信息，具有（）性的特点。3．FlashMemory28F256有（）和（）两种操作方式。4．从功能上看，闪存是（）存储器，从基本工作原理上看，闪存是（）存储器。 1．Flash28F256有（）根地址线，（）根数据线，其存储容量为（）位，编程操作是按字节编程的。答案：1．b2．一个浮栅MOS管，浮栅上的电荷，非易失3．只读存储方式，读/写存储方式4．RAM，ROM5．15，8，32K×88.5存储器的扩展自测练习1．存储器的扩展有（）和（）两种方法。2．如果用2K×16位的存储器构成16K×32位的存储器，需要（）片。（a）4（b）8（c）163．用4片256×4位的存储器可构成容量为（）位的存储器。4．若将4片6116RAM扩展成容量为4K×16位的存储器，需要（）根地址线。（a）10（b）11（c）12（d）135．将多片1K×4位的存储器扩展成8K×4位的存储器是进行（）扩展；若扩展成1K×16位的存储器是进行（）扩展。6．的存储器有（　　）根数据线，（　　）根地址线，若该存储器的起始地址为００Ｈ，则最高地址为（　　），欲将该存储器扩展为的存储系统，需要的存储器（　　）个。答案：1．字扩展，位扩展2．C3．256×16/1K×44．C5．字，位6．4，8，FF，88.6可编程阵列逻辑PAL自测练习1．PAL的常用输出结构有（）、（）、（）和（）4种。2．字母PAL代表（）。3．PAL与PROM、EPROM之间的区别是（）。（a）PAL的与阵列可充分利用（b）PAL可实现组合和时序逻辑电路（c）PROM和EPROM可实现任何形式的组合逻辑电路4．具有一个可编程的与阵列和一个固定的或阵列的PLD为（）。（a）PROM（b）PLA（c）PAL 1．一个三态缓冲器的三种输出状态为（）。（a）高电平、低电平、接地（b）高电平、低电平、高阻态（c）高电平、低电平、中间状态2．查阅资料，确定下面各PAL器件的输入端个数、输出端个数及输出类型。（a）PAL12H6（）（）（）（b）PAL20P8（）（）（）（c）PAL16L8（）（）（）答案：1．输出结构，可编程输入/输出结构，寄存器输出结构，异或输出结构2．可编程阵列逻辑3．B4．C5．B6．（a）12，6，高电平（b）20，8，可编程极性输出（c）16，8，低电平8.7通用阵列逻辑GAL自测练习1．GAL具有（）（a）一个可编程的与阵列、一个固定的或阵列和可编程输出逻辑（b）一个固定的与阵列和一个可编程的或阵列（c）一次性可编程与或阵列（d）可编程的与或阵列2．GAL16V8具有（）种工作模式。3．GAL16V8在简单模式工作下有（）种不同的OLMC配置；在寄存器模式工作下有（）种不同的OLMC配置；在复杂模式工作下有（）种不同的OLMC配置。4．GAL16V8具有（）。（a）16个专用输入和8个输出（b）8个专用输入和8个输出（c）8个专用输入和8个输入/输出（d）10个专用输入和8个输出5．如果一个GAL16V8需要10个输入，那么，其输出端的个数最多是（）。（a）8个（b）6个（c）4个6．若用GAL16V8的一个输出端来实现组合逻辑函数，那么此函数可以是（）与项之和的表达式。（a）16个（b）8个（c）10个7．与、或、非、异或逻辑运算的ABEL表示法分别为（）。8．逻辑表达式用ABEL语言描述时，应写为（）。 答案：1．A2．33．3，2，24．B专用输入，专用组合输出，复合输入/输出（I/O），寄存器组合I/O，寄存器输出5．C6．87．B8．&，#，!，$9．A&B#A&!B#!A&B8.8CPLD、FPGA和在系统编程技术简介自测练习1．PLD器件的设计一般可分为（）、（）和()三个步骤以及()、()和()三个设计验证过程.2．ISP表示（）。（a）在系统编程的（b）集成系统编程的（c）集成硅片程序编制器3．CPLD表示（）。（a）简单可编程逻辑阵列（b）可编程交互连接阵列（c）复杂可编程逻辑阵列（d）现场可编程逻辑阵列4．FPGA是（）。（a）快速可编程门阵列（b）现场可编程门阵列（c）文档可编程门阵列（d）复杂可编程门阵列5．FPGA是采用（）技术实现互连的。（ａ）熔丝　　　　　　（ｂ）CMOS（ｃ）EECMOS（d）SRAM6．PLD的开发需要有（）的支持。（a）硬件和相应的开发软件（b）硬件和专用的编程语言（c）开发软件（d）专用的编程语言答案：1．设计输入，设计实现，编程，功能仿真，时序仿真，测试2．a3．c4．b5．d 1．a习题8．１存储器有哪些分类？各有何特点？8．２ROM和RAM的主要区别是什么？它们各适用于哪些场合？8．３静态存储器SRAM和动态存储器DRAM在电路结构和读写操作上有何不同？8．４FlashMemory有何特点和用途？它和其它存储器比较有什么不同？8．５某台计算机系统的内存储器设置有20位的地址线，16位的并行输入/输出端，试计算它的最大存储容量？8．６试用4片2114（1024×4位的RAM）和3-8译码器组成4096×4位的存储器8．７试用4片2114RAM连接成2K×8位的存储器。8．８PROM实现的组合逻辑函数如图P8．8所示。（1）分析电路功能，说明当ABC取何值时，函数F1=F2=1；（2）当ABC取何值时，函数F1=F2=0。W0W1W2W3W4W5W6W71F1F2ABC图P8．88．９用PROM实现全加器，画出阵列图，确定PROM的容量。8．１０用PROM实现下列多输出函数，画出阵列图。F1=++++ABDF2=++++F3=++++F4=8．１１PAL器件的结构有什么特点？8．１２描述PAL与PROM、EPROM之间的区别。8．１３任何一个组合逻辑电路都可以用一个PAL来实现吗？为什么？8．１４选用适当的PAL器件设计一个3位二进制可逆计数器。当X=0时，实现加法计数；当X=1时，实现减法计数。 8．１为什么GAL能取代大多数的PAL器件？8．２试用GAL16V8实现一个8421码十进制计数器。习题解答：8．1存储器有哪些分类？各有何特点？（基本题，第1、2、3、4节）答：半导体存储器可分类为：ROM、RAM和Flash存储器。ROM属于非易失性存储器，断电后所存数据不丢失。ROM又可分为：掩膜ROM、PROM、EPROM和EEPROM。掩模ROM和PROM是一次性编程的，EPROM和EEPROM是可以重复编程的。掩模ROM、PROM和EPROM在正常工作时，所存数据是固定不变的，只能读出，不能写入。只有EEPROM在正常工作时所存数据是可以读出，也可以写入。RAM也称为读/写存储器，是易失性存储器，断电后所存数据全部丢失。在正常工作时可以随时读出，也可以随时写入，因而使用灵活，读写方便。RAM分静态（SRAM）和动态（DRAM）存储器，它们的不同的特点是：DRAM需要刷新电路保存数据，而SRAM不需要。Flash闪存是理想的大容量、非易失性和可读可写的存储器，且存储速度较快，读写方便。所存数据在没有电源的情况下可以无限定地保存下来。8．2ROM和RAM的主要区别是什么？它们各适用于哪些场合？（基本题，第1、2、3节）答：ROM和RAM的主要区别是：ROM属于非易失性存储器，断电后所存数据不丢失；而RAM是易失性存储器，断电后所存数据全部丢失。ROM通常用来存放不需要经常修改的程序或数据，如计算机系统中的BIOS程序、系统监控程序、显示器字符发生器中的点阵代码等。静态RAM存储电路由于MOS管较多，集成度不高，但不需要刷新电路，外部控制逻辑电路简单，且存取速度比动态RAM快，因而通常用作微型计算机系统中的高速缓存(Cache)。动态RAM与静态RAM相比，其基本存储单元所用的MOS管少，存储密度高、功耗低。但存取速度比静态RAM慢，需要定时刷新。但由于DRAM的高存储密度、低功耗及价格便宜等突出优点，使之非常适用于在需要大容量的系统中用作主存储器。现代计算机均采用各种类型的DRAM作为可读写主存。8．３静态存储器SRAM和动态存储器DRAM在电路结构和读写操作上有何不同？（基本题，第、2、3节）答：SRAM和DRAM在电路结构上的不同是：DRAM电路中有刷新电路，而SRAM没有。这是因为DRAM电路是利用栅极电容保存信息的，而电容存在漏电效应，为保证信息不因漏电丢失，所以必须定期对电路进行刷新。SRAM和DRAM的读/写操作由片选信号、读/写信号（和输出允许信号）控制。当=0时，RAM为正常工作状态，若=1，则执行读操作，存储单元里的数据将送到输入/输出端上；若=0，则执行写操作，加到输入/输出端上的数据将写入存储单元；当=1时，RAM的输入/输出端呈高阻状态，即不能对RAM进行读/写操作。所不同的是对于动态存储器DRAM的每一次的读/写操作实质上是对单管动态存储电路信息的一次恢复或增强。 8．4说明FlashMemory有何特点和用途。它和其它存储器比较有什么不同？（基本题，第4节）答：FlashMemory是一种具有较高存储容量、较低价格、可在线擦除与编程的新一代读写存储器，从基本工作原理上看，闪存属于ROM型存储器，但由于它又可以随时改写其中的信息，所以从功能上看，它又相当于随机存储器RAM。从这个意义上说，传统的ROM与RAM的界限和区别在闪存上已不明显。它的这些独特性能使其广泛应用于包括嵌入式系统、仪器仪表、汽车器件以及数码影音产品中。FlashMemory和其它存储器比较其不同点可通过下表体现：内存类型非易失性高密度一个晶体管单元系统内部写能力闪存是是是是SRAM不是不是不是是DRAM不是是是是ROM是是是不是EPROM是是是不是EEPROM是不是不是是8．5某台计算机系统的内存储器设置有20位的地址线，16位的并行输入/输出端，试计算它的最大存储容量？（基本题，第1节）答：它的最大存储容量为：220×16位=1M×16位I/O0I/O1I/O2I/O32114RAMA0A1…A9R/WCSI/O0I/O1I/O2I/O32114RAMA0A1…A9R/WCSI/O0I/O1I/O2I/O32114RAMA0A1…A9R/WCSI/O0I/O1I/O2I/O32114RAMA0A1…A9R/WCSI/O0I/O1I/O2I/O33-8译码器A0A1┇A9A10A110100AY0BY1CY2G1Y3┇Y78．6试用4片2114（1024×4位的RAM）和3-8译码器组成4096×4位的存储器。解：将4片2114扩展成4096×4位的存储器，只须字扩展，位不变，地址线为12个，其中低10位作为2114的地址输入。由于译码器要求采用3-8译码器，故译码器的地址输入端只有两位A10A11，高位设置为0，另外的3个控制信号应如图所示。（综合题，第5节） 8．7试用4片2114RAM连接成2K×8位的存储器。（综合题，第5节）解：将4片2114扩展成2K×8位的存储器，字位均需扩展，即先进行位扩展，再进行字扩展。位扩展时，将4片2114分成2组，每组2片，2片2114的地址线、、均连在一起，数据输入/输出线并行作为输入/输出线；再将2组进行字扩展，扩展时，地址线的低10位与2组的地址线相连，高位地址接其中一组的片选，再经一非门接另一组的片选，所有的2114的接在一起，2组的数据输入/输出线对应连在一起作为扩展后的数据输入/输出线。I/O0I/O1I/O2I/O3I/O4I/O5I/O6I/O7I/O0I/O1I/O2I/O32114RAMA0A1…A9R/WCSI/O0I/O1I/O2I/O32114RAMA0A1…A9R/WCSI/O0I/O1I/O2I/O32114RAMA0A1…A9R/WCSI/O0I/O1I/O2I/O32114RAMA0A1…A9R/WCSA0A1┇A9A1018．８PROM实现的组合逻辑函数如图P8．8所示。（综合题，第3节）分析：（1）说明当ABC取何值时，函数F1=F2=1；（2）当ABC取何值时，函数F1=F2=0。W0W1W2W3W4W5W6W71F1F2ABC图P8．8解：根据PROM的点阵图可写出输出函数：F1=m0+m1+m3+m5 F2=m3+m5+m6+m7可知（1）当ABC=011或ABC=101时，F1=F2=1（2）当ABC=010或ABC=100时，F1=F2=08．9用PROM实现全加器，画出阵列图，确定PROM的容量。（综合题，第1、3节）解：列全加器真值表如下AiBiCi-1SiCi+10000000110010100110110010101011100111111根据真值表可得输出函数Si=m1+m2+m4+m7Ci+1=m3+m5+m6+m7其点阵图如下，PROM的容量为8×2位。W0W1W2W3W4W5W6W71SiCi+1AiBiCi-18．10用PROM实现下列多输出函数，画出阵列图。（综合题，第3节）F1=++++ABDF2=++++F3=++++F4=解：由于PROM实现的逻辑函数的形式为最小项形式，首先将输出函数转化成最小项形式，即有：F1=++++ABD=∑m（0，2，3，7，10，11，14，15）F2=++++=∑m（0，2，4，6，9，10，11，12，14）F3=++++=∑m（1，5，10，11，12，）F4==∑m（0，2，5，7，8，10，11，13，15）故可选用16×4位的PROM，如图习题8．10点阵图所示。F1F2F3F4W0W1W2W3W4W5W6W7W8W9W10W11W12W13W14W151习题8．10点阵图 8．11PAL器件的结构有什么特点？（基本题，第6节）答：PAL器件的结构由可编程的与阵列、固定的或阵列和可编程的输出逻辑电路三部分组成。其输出逻辑可分为多种输出及反馈电路，因而构成了各种型号的PAL器件。根据PAL器件的输出结构和反馈电路的不同，可将它们大致分成专用输出结构、可编程输入/输出结构、寄存器输出结构、异或输出结构等几种类型。在实际应用中，可根据具体的要求不同，选用不同的输出结构的PAL器件。8．12描述PAL与PROM、EPROM之间的区别。（综合题，第3、6节）答：区别是PROM和EPROM由固定的与阵列和可编程的或阵列构成，而PAL是由可编程的与阵列、固定的或阵列和可编程输出逻辑电路三部分组成，因此PROM和EPROM只能实现组合逻辑电路，而PAL由于有可编程的输出逻辑电路，不仅可以实现组合逻辑电路，而且可以实现时序逻辑电路。8．13任何一个组合逻辑电路都可以用一个PAL来实现吗？为什么？（基本题，第6节）答：不可以，一个PAL的输入变量是一定的，所以PAL的应用受输入变量的限制。8．14选用适当的PAL器件设计一个3位二进制可逆计数器。当X=0时，实现加法计数；当X=1时，实现减法计数。（综合题，第6节）解：3位二进制可逆计数器是一个时序逻辑电路，且有3个输出，故选用PAL16R4较合适。根据要求，3位二进制可逆计数器的状态表如下：XQ2Q1Q0Q2n+1Q1n+1Q0n+1XQ2Q1Q0Q2n+1Q1n+1Q0n+10000001100011100010101111110001001111101010011100110110001001011100011010111010110100110111101000101110001001000由状态表可得次态方程：Q2n+1=Q1n+1= Q0n+1=由于PAL16R4的输出端设置为反相三态缓冲器，故次态方程应取反，则有：D2=n+1=D1=n+1=D0=n+1=Q0其电路图如习题8．14电路图所示。8．15为什么GAL能取代大多数的PAL器件？（基本题，第7节）答：这是因为GAL的输出结构配置了输出逻辑宏单元OLMC（OutputLogicMacroCell），用户可以通过编程选择输出结构，它既可以编程为组合逻辑电路输出，又可以编程为寄存器输出；既可以输出低电平有效，又可以输出高电平有效等等。这样GAL器件就可以在功能上通过编程代替PAL的各种输出结构。8．16试用GAL16V8实现一个8421码十进制计数器。（综合题，第7节）解：8421码十进制计数器的状态表如下所示：Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1CQ3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1C0000000101000100100001001001001000010010001101010ddddd0011010001011ddddd0100010101100ddddd0101011001101ddddd0110011101110ddddd0111100001111ddddd根据状态表可得次态方程：Q3n+1=Q2n+1=Q1n+1=Q0n+1=进位输出函数：C=Q3Q0考虑计数器的实用性，增加了清零、送数功能，修改后的状态方程为：Q3n+1=（）+LD3Q2n+1=（）+LD2Q1n+1=（）+LD1Q0n+1=+LD0进位输出函数：C=Q3Q0上式中，为清零信号，LD为置数信号。适用于FM软件规范的用户源文件如下：GAL16V81202193184175166157148139121011VCCCQ3Q2Q1Q0NCNCNCCLKLD3LD2LD1LD0NCNCNCGNDGAL16V8习题8．16引脚配置DECIMALCOUNTERWUANDSHECOUNTCLKCLRLD3LD2LD1LD0NCNCNCGND OENCNCNCQ0Q1Q2Q3CVCC；EQUATIONSQ3：=Q3*/Q1*/Q0*/CLR+Q2*Q1*Q0*/CLR+LD3Q2：=Q2*/Q1*/CLR+/Q2*Q1*Q0*/CLR+Q2*Q1*/Q0+LD2Q1：=Q1*/Q0*/CLR+/Q3*/Q1*Q0+LD1Q0：=/Q0*/CLR+LD0C：=Q3*Q0*/CLRC．OE=VCCDESRIPTION实现8421码十进制计数器的引脚配置如习题8．16引脚配置所示。其具体的实现过程，请参考相应的GAL应用资料。191817161514131211123456789CLKXQ2Q1Q0DQ›DQ›DQ›DQ› 习题8．14电路图9.1概述自测练习1．将数字量转换成模拟量的电路称为（数模转换器），简称（DAC）。2．将模拟量转换成数字量的电路称为（模数转换器），简称（ADC）。3．传感器传送过来的信号要经过（模数转换器）转换为数字信号才能被数字系统所识别，数字系统发出的信号要经过（数模转换器）转换为模拟信号才能被执行机构所识别。9.2D/A转换器自测练习1．D/A转换器的转换特性，是指其输出（模拟量）（模拟量，数字量）和输入（数字量）（模拟量，数字量）之间的转换关系。2．如果D/A转换器输入为n位二进制数Dn-1Dn-2…D1D0，Kv为其电压转换比例系数，则输出模拟电压为（）。3．常见的D/A转换器有二进制权电阻网络D/A转换器、倒T型电阻网络D/A转换器、权电流型D/A转换器、权电容网络D/A转换器、以及开关树型D/A转换器等几种类型。4．如分辨率用D/A转换器的最小输出电压VLSB与最大输出电压VFSR的比值来表示。则8位D/A转换器的分辨率为（）。5．已知Ｄ／Ａ转换电路中，当输入数字量为10000000时，输出电压为6.4V，则当输入为01010000时，其输出电压为（　4V　　　　）。 9.3A/D转换器自测练习1．A/D转换器的转换过程通过采样、保持、量化和编码四个步骤完成。2．A/D转换器采样过程中要满足采样定理，即采样频率（的一半大于）输入信号的最大频率。3．A/D转换器量化误差的大小与(量化的方法)和(编码位数)有关。4．A/D转换器按照工作原理的不同可分为（直接）A/D转换器和（间接）A/D转换器。5．如果将一个最大幅值为5.1V的模拟信号转换为数字信号，要求模拟信号每变化20mV能使数字信号最低位LSB发生变化，那么应选用（8）位的A/D转换器。6．已知A/D转换器的分辨率为8位，其输入模拟电压范围为0～5V，则当输出数字量为10000001时，对应的输入模拟电压为（2.53V）。习题9.1某D/A转换器的电阻网络如图所示。若VREF=10V，电阻R=10kΩ，试问输出电压vO应为多少伏？8R4R2RR4R8R2RR8RVREFVREFvO习题9.1图解：9.2八位权电阻D/A转换器电路如图所示。输入D=D7D6…D0，相应的权电阻R7=R0/27，R6=R0/26，…，R1=R0/21，已知R0=10MΩ，RF=50kΩ，VREF=10V。(1)求vO的输出范围。+-R7R6R0S7S6S0VREFD7D6D0RFRvO(2)求输入D=10010110时的输出电压。习题9.2图 解：1）2)输入D=10010110时的输出电压为：9.310位倒T形电阻网络D/A转换器如图所示，当R=Rf时：(1)试求输出电压的取值范围；(2)若要求电路输入数字量为200H时输出电压VO=5V，试问VREF应取何值？习题9.3图解：(1)(2)9.4n位权电阻D/A转换器如图所示。(1)试推导输出电压vO与输入数字量的关系式；(2)如n=8，VREF=-10V，当Rf=R时，如输入数码为20H，试求输出电压值。 习题9.4图解：(1)(2)9.5由AD7520组成双极性输出D/A转换器如图所示，根据电路写出输出电压vO的表达式。习题9.5图解：RRRR/2R/2VREF++++----C3C2C1C01D1D1D1DQQQQ&&&&1CBAvICP(+10V)FF3FF2FF1FF0CICICICI9.6并联比较型A/D转换器电路如图所示。Ci为比较器，当输入V+＞V-时，比较器输出为1，反之比较器输出为0。求vI分别为9V，6.5V，4V，1.5V时，电路对应的二进制输出CBA。 习题9.6图解：当vI为9V时，电路对应的二进制输出CBA=100当vI为6.5V时，电路对应的二进制输出CBA=011当vI为4V时，电路对应的二进制输出CBA=010当vI为1.5V时，电路对应的二进制输出CBA=0019.7计数型A/D转换器电路如图所示。设三位D/A转换器的最大输出为+7V，CP的频率fCP=100kHz，A/D转换前触发器处于0状态。在图示输入波形条件下画出输出波形，并说明完成转换时计数器的状态及完成这次转换所需的时间。+-+-&1D1D1DQQQD1D2D0CKCPVCvIvOv’O偏移电压△/2三位D/A转换器CPVcKvIvO5.75VttttFF0FF1FF2CICICI习题9.7图解：波形如下： vOCPVcKvIvO5.75Vtttt0.5V1.5V2.5V3.5V4.5V5.5V完成转换时计数器的状态是110，及完成这次转换所需的时间是0.06ms自测练习1．获得矩形脉冲的方法通常有两种：一种是（）；另一种是（）。2．触发器有（）个稳定状态，分别是（）和（）。3．单稳态触发器有（）个稳定状态。4．多谐振荡器有（）个稳定状态。2.1用脉冲产生电路直接产生；对已有的信号进行整形产生。2.22，0，12.312.40自测练习1．多谐振荡器（）（需要，不需要）外加触发脉冲的作用。2．利用门电路的传输延迟时间，将（）（奇数，偶数，任意）个非门首尾相接就构成一个简单的多谐振荡器。3．多谐振荡器的两个暂稳态之间的转换是通过（）来实现的。4．石英晶体振荡器的振荡频率由（）（R，C，晶体本身的谐振频率）决定。 5．石英晶体振荡器的两个优点是（）和（）。1.1不需要1.2奇数1.3R、C的充放电。1.4晶体本身的谐振频率。1.5频率精确，稳定性好。自测练习1．单稳态触发器有（）个稳定状态和（）个暂稳态。2．单稳态触发器（需要，不需要）外加触发脉冲的作用。3．单稳态触发器的暂稳态持续时间取决于（），而与外触发信号的宽度无关。4．为了使单稳态触发器电路正常工作，对外加触发脉冲的宽度要求是（）。5．74LS121是（）（可重复触发，不可重复触发）单稳态触发器，74LS123是（）（可重复触发，不可重复触发）单稳态触发器。6．使用74LS121构成单稳态触发器电路时，外接电容Cext接在（）脚和（）脚之间，外接电阻Rext接在（）脚和（）脚之间。它的输出脉宽为（）。7．使用74LS121构成单稳态触发器电路时，若要求外加触发脉冲为上升沿触发，则该触发脉冲应输入到（）（3、4、5）脚。8．使用74LS121构成单稳态触发器电路时，若要求外加触发脉冲为下降沿触发，则该触发脉冲应输入到（）（3、4、5）脚。1．1，12．需要3．外接RC4．触发脉冲的宽度小于暂稳态持续时间5．不可重复触发，可重复触发6．10．11．11．14．0.7RC7．58．3或4自测练习1．施密特触发器的特点是，输入信号幅值增大时的触发阈值电压和输入信号幅值减少时的触发阈值电压（）（相同，不相同）。2．典型施密特触发器的回差电压是（）伏。3．利用施密特触发器可以把正弦波、三角波等波形变换成（）波形。4．在图10-19所示电路中，如果需要产生2kHz的方波信号，其电容值为（）。5．在图10-19所示电路中，充电时间（）（大于，小于，等于）放电时间。6．在图10-19所示电路中，RC回路的电阻值要小于（），原因是（）。如果使用10kΩ电阻，则发生的现象是（）。7．使用集成电路手册查找74HC14芯片，当电源供电电压为6V时，该施密特触发器的上、下限触发阈值电压分别为（）和（）。1．不相同 1．1V2．矩形波3．R=800Ω时，C为0.4375μF4．小于5．1KΩ；电阻值过大，电容电压将不会低于VT-；无波形。6．3.14V，1.89V自测练习1．555定时器的4脚为复位端，在正常工作时应接（）（高，低）电平。2．555定时器的5脚悬空时，电路内部比较器C1、C2的基准电压分别是（）和（）。3．当555定时器的3脚输出高电平时，电路内部放电三极管T处于（）（导通，截止）状态。3脚输出低电平时，三极管T处于（）（导通，截止）状态。4．TTL电平输出的555定时器的电源电压为（）伏。5．555定时器构成单稳态触发器时，稳定状态为（）（1，0），暂稳状态为（）（1，0）。6．555定时器可以配置成三种不同的应用电路，它们是（）。7．555定时器构成单稳态触发器时，要求外加触发脉冲是负脉冲，该负脉冲的幅度应满足（）（，），且其宽度要满足（）条件。8．在图10-24所示单稳态触发电路中，R＝10kΩ，C=50μF，则其输出脉冲宽度为（）。9．555定时器构成多谐振荡器时，电容电压uC将在（）和（）之间变化。10．在图10-26所示电路中，充电时间常数为（）；放电时间常数为（）。11．在图10-26所示电路中，如果R1＝2.2kΩ,R2＝4.7kΩ,电容C=0.022μF。则该电路的输出频率为（），占空比为（）。第一章高第二章，第三章截止，导通第四章5V第五章0，1第六章单稳，多谐，施密特第七章，小于第八章0.55秒第九章，第十章，第十一章5.6MHz，59％习题 10.1根据习题10.1图所示的输入信号，画出施密特触发器的输出波形。1A输出BVT+VT-AB习题10.1图10.2使用7414施密特触发器集成电路设计多谐振荡器，振荡电路的工作频率为5kHz，要求画出电路图并注明引脚编号。431CRuIuo27414117414uo12由，若取R=800欧（必须小于1K），则C＝0.175微法。10.3使用7414和7407集成电路设计施密特触发器电路，要求输入交流信号幅度为5V时，输出方波的峰峰值为10V。并画出输出波形。uIuo1R=1K110V74077414输出波形R略。10.4习题10.4图所示是用施密特触发器构成的脉冲展宽电路，试分析其工作原理。如果输入波形如图所示，请画出A点和输出端的波形。VCC11CRA输入输出740674C14输入 习题10.4图VAtwVIV0解：7406为高电压输出的OC反相缓冲器，当输入为低电平时，反相器输出为高阻状态，电源通过电阻对电容进行充电，使得施密特触发器输出为低电平。当输入为高电平时，反相器输出为低电平，电容通过反相器放电，使得电容电压迅速降低。当电压降低超过下限触发电平时，施密特触发器输出为高电平。当输入由高电平转换为低电平时，反相器输出为高阻状态，电源通过电阻对电容进行充电，当电压超过上限触发电平时，施密特触发器输出才转换为低电平。由于电容充电迅速而放电较慢，使得脉冲被展宽。上述波形是在Vcc＝10V、R＝10K、C＝5～10微法情况下得到的。输入波形与输出波形的周期相等，但占空比不同，tw的大小与R、C及Vcc有关：Vcc增大，，tw变小；R、C增大，tw增大。10.5使用74LS121集成电路设计不可重复触发单稳态触发器，要求在输入脉冲的上升沿进行触发，且输出脉冲宽度为10ms。解：74LS121集成电路中，输入脉冲从B脚输入，A1、A2脚接地，由，确定R=14.3千欧，C=1微法.10.6使用74LS122集成电路设计可重复触发单稳态触发器，要求在输入脉冲的上升沿进行触发，且输出脉冲宽度为10ms。略。 10.7利用两片集成单稳态触发器74LS121可构成一个多谐振荡器，说明其工作原理，并画出电路图。解：开关S从闭合变为断开时，B端产生上升沿而使单稳Ⅰ进入暂稳态，脉宽为0.7R1C1，随后其输出的下降沿又使单稳Ⅱ进入暂稳态，脉宽为0.7R2C2。接着单稳Ⅱ输出的脉冲下降沿又使单稳Ⅰ进入暂稳态，如此循环往复不断产生脉冲形成一个多谐振荡器，其周期为：T=0.7(R1C1+R2C2)。10.8使用555定时器设计单稳态触发器，要求输出脉冲宽度为1秒。解：如图。由T=1.1RC确定R、C的值：若C＝100微法，计算R=10k。C555uO84351VCC0.01μF762RuI10.9习题10.9图所示为一个防盗报警电路，a、b两端被一细铜丝接通，此铜丝置于小偷必经之处。当小偷闯入室内将铜丝碰断后，扬声器即发出报警声（扬声器电压为1.2V，通过电流为40mA）。（1）试问555定时器接成何种电路？（2）简要说明该报警电路的工作原理。（3）如何改变报警声的音调？555SVCCR2R1C8476321ab 8习题10.9图解：（1）555定时器接成为“多谐振荡器电路”。（2）正常情况下，a、b两端被一细铜丝接通，555定时器的4脚为低电平使其输出端3脚复位，无声音；当小偷闯入室内将铜丝碰断后，则4脚为高电平，多谐振荡器正常工作，输出端3脚产生连续的方波信号，此时扬声器即发出报警声。（3）通过改变输出信号的振荡周期即改变电阻、电容的值即可改变音调。10.10分别以集成单稳态触发器74LS121和555定时器为主要器件，设计两种不同的“脉冲展宽电路”：将窄脉冲波形V1展宽为波形V2，请画出设计的电路图。V1V2习题10.10图解：（1）将V1信号作为集成单稳态触发器74LS121的触发脉冲，且为上升沿触发，即将V1信号接入B脚，A1、A2脚接地，并接入外加电阻、电容，则其输出端信号即为V2信号。（2）将555定时器接成单稳态触发器形式，并将V1信号通过一个非门后作为触发脉冲（因为555定时器为下降沿触发），则输出端产生的信号为V2信号。上述两种电路图略。10.11用两个555定时器可以组成如习题10.11图所示的模拟声响电路。适当选择定时元件，当接通电源时，可使扬声器以1kHz频率间歇鸣响。1.1说明两个555定时器分别构成什么电路。2.1改变电路中什么参数可改变扬声器间歇鸣响时间？3.1改变电路中什么参数可改变扬声器鸣响的音调高低？ 习题10.11图解：（1）2个555定时器均接成为“多谐振荡器”。（2）改变可改变扬声器间歇鸣响时间.(3)改变可改变扬声器的音调高低.10.12用两级555定时器构成单稳态电路，实现习题10.12图所示输入电压uI和输出电压uo波形之间的关系，并确定定时电阻R和定时电容C的数值。←1.5μsuIuo→←→2μs习题10.12图解：如图，两级555定时器构成单稳态电路，在每个单稳态电路的2脚前面接入一个微分电路（R1、C1构成），使触发信号为下降沿的窄脉冲形式。第1个单稳态电路的输出脉冲宽度设计为2微秒；第2个单稳态电路的输出脉冲宽度设计为1.5微秒，即可实现输入电压uI和输出电压uo波形之间的关系。C555uO184351VCC0.01μF762RC555uO284351VCC0.01μF762RR1C1R1C1uI 第11章自测练习与习题答案11.1自测练习1(a)2(a)3(a)4(c)5(d)6(c)7(d)11.2自测练习11.2.1.(b)11.2.2.(d)11.2.3.(b)11.2.4.(a)11.2.5.(b)11.2.6.(T1，T3)，（T2，T4）11.2.7.(T1，T4)，（T3，T2）11.3自测练习2.1(a)2.2(d)2.3(低电平）2.4(禁止）习题解答11.1(a)0.9V(b)1.4V11.2“与非”门电路图如图11-1所示。当A=B=1时电路中每个晶体管的状态如下：T1:截至，但是基-集结正偏T2：导通T3：截至T4：导通11.3忽略Vce，当T3和T4导通时，I4=33.8mA。如果R4=0，I4将为无限大。R4通过推拉输出电路输出晶体管限制电流11.4VOL将增加。IOL值是输出电压没有上升到0.4V时输出晶体管能“吸收”的最大电流。 11.5当A=0时，T1、T4导通，T2、T3截至当A=1时，T1、T4截至，T2、T3导通11.6图腾柱输出，或叫推拉式输出11.7集电极开路TTL门电路。正常工作时需外界上拉电阻11.8（a）IOL来自负载，IOH流向负载（b）低电平（c）转换时间快，功耗消耗低；从低电平转换到高电平期间有较大的电流尖脉冲（d）没有多发射极晶体管（e）OC门和三态门11.9(a)NMOS(b)PMOS11.10（a）F=A+B（b）F=A11.11（a）（b）11.12见图习题11.12答案图11.13见图习题11.13答案图11.14三态CMOS反相器11.15通过1KΩ电阻连接到+VCC；连接到另一个使用的输入端上。11.16通过1KΩ电阻连接到地端；连接到另一个使用的输入端上。11.17通过1KΩ电阻连接到地端；连接到另一个使用的输入端上。习题11.12答案图习题11.13答案图'